CN102800364B - 测试系统 - Google Patents

测试系统 Download PDF

Info

Publication number
CN102800364B
CN102800364B CN201210060341.9A CN201210060341A CN102800364B CN 102800364 B CN102800364 B CN 102800364B CN 201210060341 A CN201210060341 A CN 201210060341A CN 102800364 B CN102800364 B CN 102800364B
Authority
CN
China
Prior art keywords
test
signal
self
register
build
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210060341.9A
Other languages
English (en)
Other versions
CN102800364A (zh
Inventor
郭硕芬
李日农
巫松洸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Realtek Semiconductor Corp
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Publication of CN102800364A publication Critical patent/CN102800364A/zh
Application granted granted Critical
Publication of CN102800364B publication Critical patent/CN102800364B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1545—Determination of error locations, e.g. Chien search or other methods or arrangements for the determination of the roots of the error locator polynomial
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，用以储存该第一信号以形成一第二信号；一第一逻辑电路，用以产生一第三信号；一第二逻辑电路；一寄存器；以及一旁通电路；其中于一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；于一第二模式时，该第一逻辑电路传送一第三信号至该寄存器进行寄存后，该寄存器将寄存的该第三信号传送至该第二逻辑电路。

Description

测试系统
技术领域
本发明涉及测试系统，特别涉及共用寄存器的测试系统。
背景技术
传统上，在测试eSRAM(embedded SRAM，内嵌式SRAM)时，会使用一内建自测电路(Built-In Self Test，BIST)，其将数据由内建自测电路输出后，储存至待测试的SRAM并输出SRAM储存过的数据来据以判断SRAM是否有问题。而为了内建自测电路跟存储器之间时序的同步，SRAM的输出端会有一个管线寄存器(pipeline register)，此寄存器只在测试SRAM时启动。
除了前述SRAM的测试之外，一般还会对电路进行电路功能的测试(或称扫瞄测试，scan test)，也即将一信号从一逻辑电路传送到另一逻辑电路，来测试信号传送路径和逻辑电路的功能是否有问题。此状态下，为了要隔离SRAM和逻辑电路以增加逻辑电路的可测试范围(testcoverage)，会增加一旁通电路。此旁通电路具有一寄存器和另一逻辑单元(例如一XOR门，逻辑门)，但此旁通电路仅在进行电路功能测试时会启动。因此，增加的旁通电路寄存器和管线寄存器，会增加相当多的电路面积。
除此之外，有相当多的发明被提出来以隔离SRAM和旁通电路。例如专利号US 6973631的美国专利中，使用了不同的旁通电路，来隔离SRAM和旁通电路。但此种做法，不仅增加了旁通电路的面积，还须在SRAM外围加入寄存器来增加SRAM的可测试范围。如此更恶化了电路面积增加的问题。此外，专利号US 0204239的美国专利中，使用了多路复用器来切换SRAM的输入，并使用逻辑内建自测电路(logic BIST)测试逻辑电路。然而，逻辑内建自测电路的面积相当大，硬件成本较高，且测试时间较长。
纵上所述，已知技术中为了隔离SRAM和逻辑电路的技术手段，都有电路面积过大的问题。
发明内容
因此，本发明的一目的为提供一种可节省电路面积的测试系统。
本发明的一实施例披露了一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第一逻辑电路，耦接至该储存装置，用以产生一第三信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路、该第一逻辑电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该第一逻辑电路传送一第三信号至该寄存器进行寄存后，该寄存器将寄存的该第三信号传送至该第二逻辑电路，以对该第一逻辑电路至该第二逻辑电路间信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试。
本发明的另一实施例披露了一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该内建自测电路传送一第四信号经由该旁通电路至该寄存器进行寄存后，该寄存器将寄存的该第四信号传送至该第二逻辑电路，以对该内建自测电路和第二逻辑电路间的信号传送路径进行测试，或是对该内建自测电路和该第二逻辑电路的至少其中之一进行测试。
本发明的又一实施例提供了一种测试系统，包含：一第一路径，用以测试一储存装置；一第二路径，用以对一第一逻辑电路至一第二逻辑电路间的信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试；以及一寄存器，该第一路径和该第二路径共用该寄存器来分别寄存测试时所用的信号。
经由前述的实施例，本发明可使两个测试模式共用一寄存器，藉此减少电路的面积。而且，包含寄存器的切换电路的结构可随着不同的成本需求和设计需求而变化。
附图说明
图1示出了根据本发明的实施例的测试系统。
图2和图3示出了根据本发明的实施例的测试系统的较详细结构。
【主要元件符号说明】
100测试系统
101内建自测电路
103第一逻辑电路
105 SRAM
107旁通电路
109第二逻辑电路
111切换电路
113、115、117、201、205、301、305多路复用器
203寄存器
207、211、307、313第一输入端
209、213、309、315第二输入端
215、317`信信号路径
315、217输出端
具体实施方式
有关本发明的技术内容、特点与效果，在以下配合参考图式的实施例的说明中，将可清楚的呈现。
图1示出了根据本发明的实施例的测试系统。如图1所示，测试系统100包含了一内建自测电路101、一第一逻辑电路103、一SRAM(也可为其他储存装置)105、一旁通电路107、一第二逻辑电路109以及一切换电路111。第一逻辑电路103和SRAM 105之间可设置多个多路复用器113、115以及117用以决定信号传送的路径。须注意的是此例中的多路复用器113、115以及117是分别用以传送数据、控制信号、以及地址，但并不表示根据本发明的测试系统必须包含三个或以上的多路复用器。
在此实施例中，于内建自测模式时(即测试SRAM有没有问题的模式)，内建自测电路101会传送一第一信号DS1至SRAM 105。且SRAM 105输出第一信号DS1储存后形成的一第二信号DS2至寄存器119进行寄存后，寄存器119会将寄存的第二信号传送至内建自测电路101进行对SRAM 105的测试。
而在扫瞄测试模式时，第一逻辑电路103传送一第三信号DS3经由旁通电路107至寄存器119进行寄存后，寄存器119将寄存的第三信号DS3传送至第二逻辑电路109以对第一逻辑电路103至第二逻辑电路109之间的信号传送路径进行测试，或是对第一逻辑电路103或第二逻辑电路109本身进行测试。或者，在扫瞄测试模式时，内建自测电路101会传送一第四信号DS4经由旁通电路107至寄存器119进行寄存后，寄存器119将寄存的第四信号DS4传送至第二逻辑电路109，以对内建自测电路101和第二逻辑电路109间的信号传送路径进行测试，或是对内建自测电路101或第二逻辑电路109本身进行测试。此处所描述的内建自测模式下的测试，其中一种作法为将欲测试的信号(第二信号DS2)传回至内建自测电路101与预存的第一信号DS1作比较，如此便可得知第一信号在储存进SRAM并读出后，是否会有改变，可得知SRAM是否有问题。此动作可由内建自测电路101中的比较器(未示出)来执行。
在此实施例中，利用一切换电路111来于两个模式中切换。切换电路111包含了寄存器119，用以接收第二信号DS2以及第三信号DS3，并于内建自测模式时输出第二信号DS2至内建自测电路101，且于扫瞄测试模式时输出第三信号DS3或第四信号DS4至第二逻辑电路109。
图2和图3示出了根据本发明的实施例的测试系统的较详细结构。在图2的实施例中，切换电路111包含了两个多路复用器201和205以及寄存器203(即图1中的寄存器119)。多路复用器201具有一第一输入端207耦接旁通电路107的输出，以及一第二输入端209耦接至储存装置105的输出。多路复用器205具有第一输入端211耦接寄存器203，第二输入端213耦接多路复用器201的输出、以及输出端217耦接内建自测电路101以及第二逻辑电路109。在内建自测模式时，内建自测电路101传送第一信号DS1至SRAM 105，且SRAM 105输出第二信号DS2至多路复用器201的第二输入端209，寄存器203接收来自多路复用器201的第二信号DS2并将寄存的第二信号DS2传送至多路复用器205的第一输入端211，多路复用器205并将第二信号DS2传送至内建自测电路101。
而在扫瞄模式时，第一逻辑电路103传送第三信号DS3至旁通电路107，或者内建自测电路101传送第四信号DS4至旁通电路107。旁通电路107将第三信号DS3传送至多路复用器的第一输入端207，寄存器203接收来自多路复用器201的第三信号DS3或第四信号DS4并将寄存的第三信号DS3或第四信号DS4传送至多路复用器205的第一输入端211，多路复用器205将第三信号DS3或第四信号DS4传送至第二逻辑电路109。
在图2的实施例中，由多路复用器201绕过寄存器203至多路复用器205的信号路径215，是在一般状态时使用。也即，在一般状态下，信号是由第一逻辑电路103传送至储存装置105后经过信号路径215传送至第二逻辑电路109。也因此图2的实施例中，可不包含信号路径215，也不影响前述的测试功能。
而在图3的实施例中，切换电路111包含多路复用器301、寄存器303以及多路复用器305。多路复用器301具有一第一输入端307耦接旁通电路107的输出，以及一第二输入端309耦接至SRAM 105的输出。多路复用器305的第一输入端311耦接寄存器303以及内建自测电路101、输出端315耦接第二逻辑电路109、第二输入端313耦接SRAM 105的输出。
内建自测模式时，内建自测电路101传送第一信号DS1至SRAM 105，且SRAM 105输出第二信号DS2至多路复用器301的第二输入端309，寄存器303接收来自多路复用器301的第二信号DS2并将寄存的第二信号DS2传送至内建自测电路101。
在扫瞄模式时，第一逻辑电路103传送第三信号DS3至旁通电路107，或者内建自测电路101传送第四信号DS4至旁通电路107。旁通电路107将第三信号DS3或第四信号DS4传送至多路复用器301的第一输入端307，寄存器303接收来自多路复用器301的第三信号DS3或第四信号DS4并将寄存的第三信号DS3或第四信号DS4传送至多路复用器305的第一输入端311，且寄存器303将寄存的第三信号DS3或第四信号DS4传送至第二逻辑电路109。
在图3的实施例中，由多路复用器301的第二输入端309绕过寄存器303至多路复用器305的信号路径317，是在一般状态时使用。也即，在一般状态下，信号是由第一逻辑电路103传送至SRAM 105后经过信号路径317传送至第二逻辑电路109。也因此图3的实施例中，可不包含信号路径317，也不影响前述的测试功能。
经由前述的实施例，本发明可使两个测试模式共用一寄存器，藉此减少电路的面积。而且，包含寄存器的切换电路的结构可随着不同的成本需求和设计需求而变化。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种测试系统，包含：
一内建自测电路，用以产生一第一信号；
一储存装置，耦接至所述内建自测电路，用以储存所述第一信号以形成一第二信号；
一第一逻辑电路，耦接至所述储存装置，用以产生一第三信号；
一第二逻辑电路，耦接至所述储存装置；
一寄存器，耦接至所述储存装置以及所述第二逻辑电路；
一旁通电路，耦接至所述内建自测电路、所述第一逻辑电路以及所述寄存器；
以及
一第一多路复用器，具有一第一输入端耦接所述旁通电路的输出，以及一第二输入端耦接至所述储存装置的输出；
其中在一第一模式时，所述内建自测电路传送所述第一信号至所述储存装置，且所述储存装置输出所述第二信号至所述寄存器进行寄存后，所述寄存器将寄存的所述第二信号传送至所述内建自测电路以进行对所述储存装置的测试；
在一第二模式时，所述第一逻辑电路传送一所述第三信号至所述寄存器进行寄存后，所述寄存器将寄存的所述第三信号传送至所述第二逻辑电路，以对所述第一逻辑电路至所述第二逻辑电路之间信号的传送路径进行测试，或是对所述第一逻辑电路和所述第二逻辑电路的至少其中之一进行测试。
2.根据权利要求1所述的测试系统，其中，所述内建自测电路包含一比较器，所述比较器对所述第一信号与所述寄存的所述第二信号进行比较，以据以进行对所述储存装置的测试。
3.根据权利要求1所述的测试系统，还包含：
一切换电路，包含所述寄存器，用以接收所述第二信号与所述第三信号，并在所述第一模式时输出所述寄存的所述第二信号至所述内建自测电路，且在所述第二模式时输出所述寄存的所述第三信号至所述第二逻辑电路。
4.根据权利要求3所述的测试系统，其中，所述切换电路包含：
所述寄存器；以及
一第二多路复用器，具有：
一第一输入端耦接所述寄存器；以及
一输出端耦接所述内建自测电路以及所述第二逻辑电路。
5.根据权利要求4所述的测试系统，其中，所述第二多路复用器还包含：
一第二输入端耦接所述第一多路复用器的一输出。
6.根据权利要求4所述的测试系统，在所述第一模式时，所述内建自测电路传送所述第一信号至所述储存装置，且所述储存装置输出所述第二信号至所述第一多路复用器的所述第二输入端，所述寄存器接收来自所述第一多路复用器的所述第二信号并将所述寄存的所述第二信号传送至所述第二多路复用器的所述第一输入端，所述第二多路复用器将所述第二信号传送至所述内建自测电路。
7.根据权利要求4所述的测试系统，在所述第二模式时，所述第一逻辑电路传送所述第三信号至所述旁通电路，所述旁通电路将所述第三信号传送至所述第一多路复用器的所述第一输入端，所述寄存器接收来自所述第一多路复用器的所述第三信号并将所述寄存的所述第三信号传送至所述第二多路复用器的所述第一输入端，所述第二多路复用器将所述寄存的第三信号传送至所述第二逻辑电路。
8.根据权利要求3所述的测试系统，其中，所述切换电路包含：
所述寄存器；以及
一第二多路复用器，具有：
一第一输入端，耦接所述寄存器以及所述内建自测电路；以及
一输出端，耦接所述第二逻辑电路。
9.根据权利要求8所述的测试系统，其中，所述第二多路复用器还包含：
一第二输入端，耦接所述储存装置的输出。
10.根据权利要求8所述的测试系统，在所述第一模式时，所述内建自测电路传送所述第一信号至所述储存装置，且所述储存装置输出所述第二信号至所述第一多路复用器的所述第二输入端，所述寄存器接收来自所述第一多路复用器的所述第二信号并将所述寄存的所述第二信号传送至所述内建自测电路。
11.根据权利要求8所述的测试系统，在所述第二模式时，所述第一逻辑电路传送所述第三信号至所述旁通电路，所述旁通电路将所述第三信号传送至所述第一多路复用器的所述第一输入端，所述寄存器接收来自所述第一多路复用器的所述第三信号并所述将寄存的所述第三信号传送至所述第二多路复用器的所述第一输入端，且所述寄存器将所述寄存的第三信号传送至所述第二逻辑电路。
12.根据权利要求1所述的测试系统，其中，在所述第二模式时，所述内建自测电路传送一第四信号经由所述旁通电路至所述寄存器进行寄存后，所述寄存器将寄存的所述第四信号传送至所述第二逻辑电路，以对所述内建自测电路和第二逻辑电路之间的信号传送路径进行测试，或是对所述内建自测电路和所述第二逻辑电路至少其中之一进行测试。
13.一种测试系统，包含：
一内建自测电路，用以产生一第一信号；
一储存装置，耦接至所述内建自测电路，用以储存所述第一信号以形成一第二信号；
一第二逻辑电路，耦接至所述储存装置；
一寄存器，耦接至所述储存装置以及所述第二逻辑电路；
一旁通电路，耦接至所述内建自测电路与所述寄存器；
以及
多路复用器，具有一第一输入端耦接所述旁通电路的输出，以及一第二输入端耦接至所述储存装置的输出；
其中在一第一模式时，所述内建自测电路传送所述第一信号至所述储存装置，且所述储存装置输出所述第二信号至所述寄存器进行寄存后，所述寄存器将寄存的所述第二信号传送至所述内建自测电路以进行对所述储存装置的测试；
在一第二模式时，所述内建自测电路传送一第四信号经由所述旁通电路至所述寄存器进行寄存后，所述寄存器将寄存的所述第四信号传送至所述第二逻辑电路，以对所述内建自测电路和第二逻辑电路之间的信号传送路径进行测试，或是对所述内建自测电路和所述第二逻辑电路的至少其中之一进行测试。
14.根据权利要求13所述的测试系统，还包含：
一切换电路，包含所述寄存器，用以接收所述第二信号以及所述第四信号，并在所述第一模式时输出所述寄存的所述第二信号至所述内建自测电路，且在所述第二模式时输出所述寄存的所述第四信号至所述第二逻辑电路。
CN201210060341.9A 2011-05-27 2012-03-08 测试系统 Active CN102800364B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100118611 2011-05-27
TW100118611A TWI466124B (zh) 2011-05-27 2011-05-27 測試系統

Publications (2)

Publication Number Publication Date
CN102800364A CN102800364A (zh) 2012-11-28
CN102800364B true CN102800364B (zh) 2015-10-21

Family

ID=47199448

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210060341.9A Active CN102800364B (zh) 2011-05-27 2012-03-08 测试系统

Country Status (3)

Country Link
US (1) US8984354B2 (zh)
CN (1) CN102800364B (zh)
TW (1) TWI466124B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685730B1 (en) 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
TWI689738B (zh) 2019-02-21 2020-04-01 瑞昱半導體股份有限公司 測試系統
CN111667874B (zh) * 2019-03-05 2022-05-24 瑞昱半导体股份有限公司 测试系统
CN109994144B (zh) * 2019-04-23 2020-05-26 江苏科大亨芯半导体技术有限公司 一种sram输出路径时序测试电路及测试方法
CN112953562B (zh) * 2019-11-26 2024-02-09 瑞昱半导体股份有限公司 信号处理装置与信号处理方法
US11749374B1 (en) 2022-02-22 2023-09-05 Winbond Electronics Corp. Memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088823A (en) * 1998-06-12 2000-07-11 Synopsys, Inc. Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574762B1 (en) * 2000-03-31 2003-06-03 Lsi Logic Corporation Use of a scan chain for configuration of BIST unit operation
US6973631B2 (en) 2002-07-18 2005-12-06 Incentia Design Systems Corp. Scan insertion with bypass login in an IC design
US7103814B2 (en) * 2002-10-25 2006-09-05 International Business Machines Corporation Testing logic and embedded memory in parallel
TW200500896A (en) * 2003-05-09 2005-01-01 Incentia Design Systems Corp Scan insertion with bypass logic in an IC design
US7152194B2 (en) * 2003-08-20 2006-12-19 Lsi Logic Corporation Method and circuit for scan testing latch based random access memory
JP4105077B2 (ja) * 2003-10-30 2008-06-18 株式会社東芝 半導体集積回路
JP2005235368A (ja) * 2004-01-21 2005-09-02 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法
DE102004009693A1 (de) * 2004-02-27 2005-10-13 Advanced Micro Devices, Inc., Sunnyvale Technik zum Kombinieren eines Abtasttests und eines eingebauten Speicherselbsttests
US20060012392A1 (en) * 2004-07-15 2006-01-19 Rencher Michael A System and method for front-end bypass testing in an electronic circuit
TWI263058B (en) * 2004-12-29 2006-10-01 Ind Tech Res Inst Wrapper testing circuits and method thereof for system-on-a-chip
US7617425B2 (en) * 2005-06-27 2009-11-10 Logicvision, Inc. Method for at-speed testing of memory interface using scan
US9336342B2 (en) * 2011-09-23 2016-05-10 Synopsys, Inc. Memory hard macro partition optimization for testing embedded memories

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088823A (en) * 1998-06-12 2000-07-11 Synopsys, Inc. Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit

Also Published As

Publication number Publication date
US20120304032A1 (en) 2012-11-29
TWI466124B (zh) 2014-12-21
US8984354B2 (en) 2015-03-17
TW201248638A (en) 2012-12-01
CN102800364A (zh) 2012-11-28

Similar Documents

Publication Publication Date Title
CN102800364B (zh) 测试系统
CN102473462B (zh) 计算机存储器测试结构
CN108228526A (zh) 电源隔离电路以及多电源域多电源隔离系统
US8780648B2 (en) Latch based memory device
US7555422B2 (en) Preserving emulation capability in a multi-core system-on-chip device
CN103154753A (zh) 高速输入输出装置的测试
CN102655101A (zh) 3d芯片tsv互连的内建自测试及内建自修复技术
KR20060090553A (ko) Ｊｔａｇ 시험 방식
JP2013531329A (ja) コンピュータメモリデバイス及びシリアルｉｏポートのマルチサイト検査
CN105530508B (zh) 用于像素阵列的片上测试的电路和方法
CN101923897A (zh) 半导体集成电路和用于半导体集成电路的测试方法
CN109801666A (zh) 一种混合电路中存储器芯片的测试装置
CN101769988B (zh) 芯片调试方法、系统和调试模块
US20070265823A1 (en) Circuit emulation with state recovery
US20130311843A1 (en) Scan controller configured to control signal values applied to signal lines of circuit core input interface
CN106294228B (zh) 输入输出扩展芯片以及其验证方法
US7890824B2 (en) Asynchronous communication apparatus using JTAG test data registers
TWI689738B (zh) 測試系統
CN107300666A (zh) 一种soc片上嵌入式ip硬核的测试访问隔离结构
CN208596549U (zh) 边界测试电路及存储器
KR102038414B1 (ko) 테스트 장치 및 그의 동작 방법
US7949918B2 (en) Asynchronous communication using standard boundary architecture cells
US20100115353A1 (en) System and method for testing application-specific blocks embedded in reconfigurable arrays
CN203573309U (zh) 嵌入式系统存储器的测试结构
KR101404844B1 (ko) 듀얼 포트 메모리 및 그 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant