CN102798589B - 一种大动态范围高速光子相关器 - Google Patents

Abstract

本发明涉及光子相关光谱法粒度测量技术领域，具体涉及一种光子相关器。一种大动态范围高速光子相关器，包括光子相关器，光子相关器包括通道，通道包括高速通道、低速通道，还包括FPGA芯片电路、DSP芯片电路、计算机，DSP芯片电路分别连接FPGA芯片电路、计算机。FPGA芯片电路对高速通道进行运算，DSP芯片电路对低速通道进行运算。本发明基于高速通道和低速通道相结合的结构，利用较少的硬件资源，既提高了相关器的动态范围，又实现了高速相关运算，同时降低了相关器的成本。

Description

一种大动态范围高速光子相关器

技术领域

本发明涉及光子相关光谱法粒度测量技术领域，具体涉及一种光子相关器。

背景技术

光子相关光谱法是研究样品动态特性的一种有效方法，样品颗粒由于布朗运动引起散射光光强和频率的波动，通过测量散射光的光强自相关函数，即可获得颗粒体系的动态信息。光子相关器是光子相关光谱法纳米颗粒粒度测量系统的核心装置，该装置用于对散射光的光子脉冲进行计数，并做实时自相关运算，得到自相关函数，以获取散射光的时间相关性信息。光子相关运算可以通过软件或硬件方法实现，但由于相关运算速度要求极高，软件方法难以达到实时性要求，因此常用硬件相关器来实现光子相关运算。

线性相关器的动态范围与相关器的通道数有关，相关通道越多实现的动态范围越大。为了获取足够大的动态范围，需要增加相关器的通道数目，但由于实际硬件资源的限制，相关器的通道数不可能无限制的增加。比例相关器改变了通道间延迟时间按线性递增的规律，使之按一定的比例增长，扩展了相关器的动态范围。

利用DSP内部存储器存储光子计数值，并形成各通道所需要的延迟时间，DSP芯片内部包含乘法器，可实现乘累加运算。基于DSP芯片，利用软件编程的方式可实现比例相关器的设计，但比例相关器的动态范围与存储光子计数值的存储器容量有关，例如：要实现10¹⁰的动态范围则需要容量为16G的存储器，这在硬件设计时很难实现，且基于DSP的比例相关器运算速度相对较慢。

FPGA是一种超大规模的可编程器件，基于FPGA设计的相关器，每个通道都包含独立的硬件乘法器和累加器，所以相关运算速度快。所设计的相关器采用分组的方法，组内采样时间不变，组间采样时间加倍。基于FPGA的相关器既可以提高相关运算的速度，又可以扩展动态范围，但是随着通道数的增多，相关器的成本会变得非常昂贵，而且还存在相关函数基线不稳定的问题。

发明内容

本发明的目的在于，提供一种大动态范围高速光子相关器，解决以上技术问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

一种大动态范围高速光子相关器，包括一高速通道、一低速通道，还包括一FPGA芯片电路、一DSP芯片电路、一计算机，所述DSP芯片电路分别连接所述FPGA芯片电路、所述计算机；

所述FPGA芯片电路对高速通道进行运算，所述DSP芯片电路对低速通道进行运算。

本发明的高速通道比低速通道的计算速度高。本发明基于高速通道和低速通道相结合的结构，减少了高速通道对硬件资源的需求，降低了低速通道对存储器容量的要求，既实现了高速相关运算，又扩展了相关器的动态范围，提高了相关函数基线的稳定性，同时降低了相关器的成本。

所述FPGA芯片电路包括一采样时间设置模块、一复位模块、一光子计数模块、一FPGA相关运算模块和一监视通道；

所述DSP芯片电路包括一DSP相关运算模块、一存储器，所述DSP相关运算模块通过所述存储器存储光子计数值，形成通道所需要的延迟时间，并由所述DSP芯片电路的硬件乘法器完成光子计数值的乘法运算，扩展了所述光子相关器的动态范围。

所述采样时间设置模块包括译码器、触发器、计数器和比较器；所述采样时间设置模块通过对系统时钟分频得到采样时钟信号：采样时钟频率等于输入的系统时钟频率除以分频系数，所述计算机根据用户的设置计算出分频系数，并发送给DSP芯片电路，DSP芯片电路再将分频系数写入FPGA芯片电路内部的采样时间设置模块，通过计数器对系统时钟进行计数，并与分频系数进行比较，实现对系统时钟的分频，即可得到预期的采样时钟信号。

所述复位模块包括译码器和触发器，所述复位模块用于产生系统复位信号，当复位信号为高电平时，清空高速通道的相关函数值；当复位信号为低电平时，高速通道工作。

所述光子计数模块包括两个计数器、两个锁存器和多路数据选择器；在采样时钟信号的驱动下，两个所述计数器交替运行，实现对光子脉冲的无缝计数并将计数结果输出给所述FPGA相关运算模块。

所述高速通道包括12组相关通道，所述FPGA相关运算模块包括12组相关运算通道，第一组相关运算通道包含16个相关通道单元，其他组相关运算通道结构相同，均包含8个相关通道单元。每个相关通道单元均包括移位寄存器、乘法器、数据类型转换器、浮点累加器和锁存器；

所述乘法器包括两个输入，所述光子计数模块得到的光子计数值分别送入所述移位寄存器和所述乘法器，所述移位寄存器的输出接入所述乘法器；输入的两个光子计数值在所述乘法器内进行相乘运算，运算结果通过数据类型转换器由整形数转换为32位浮点格式数，再送入浮点累加器进行累加，累加结果即为该通道的相关函数值，经过锁存器锁存后，输出给所述DSP芯片电路。

所述监视通道包括两个累加器和两个数据类型转换器；其中一个所述累加器由采样时钟信号的上升沿驱动，对采样次数进行累加，获得总采样次数；另一个所述累加器对光子计数值进行累加，获得总光子数；总采样次数和总光子数分别通过数据类型转换器由整形数转换为32位浮点格式数后，输出给所述DSP芯片电路。

所述DSP芯片电路内的所述DSP相关运算模块通过所述存储器存储光子计数值，形成通道所需要的延迟时间，并由DSP的硬件乘法器完成光子计数值的乘法运算，再对乘积进行累加，将累加结果转换成32位浮点格式数，得到各通道的相关函数值，通过USB接口传输给所述计算机，所述计算机通过反演算法，得到颗粒的粒度分布。

所述FPGA相关运算模块是所述光子相关器的核心，所实现的功能是对光子计数模块输出的光子计数值进行实时自相关运算。所述FPGA相关运算模块的前k组通道计算方法如下：

第一通道：G(τ)=n₀n₁+n₁n₂+…+n_N-1n_N；

第二通道：G(2τ)=n₀n₂+n₁n₃+…+n_N-2n_N；

第三通道：G(3τ)=n₀n₃+n₁n₄+…+n_N-3n_N；

第四通道：G(4τ)=n₀n₄+n₁n₅+…+n_N-4n_N；

第k通道： $G\left(\mathrm{k\τ}\right)=\underset{i=0}{\overset{N-k}{\mathrm{\Σ}}}{n}_i{n}_{i+k}$

所述FPGA相关运算模块包括12组相关运算通道，因此上述式子中，k取值为1-104，n为大于1。

本发明的FPGA芯片电路内的高速通道利用移位寄存器实现数据的存储和延迟，将移位寄存器级联实现不同的通道延迟。利用硬件乘法器对光子计数模块和移位寄存器的输出值进行乘法运算，运算结果送入浮点累加器进行累加，即可得到相关函数值。本发明的DSP芯片电路利用其内部的大容量存储器实现数据的存储和延迟，通过软件编程完成当前计数值与存储器内延迟计数值的乘法运算，并对运算结果进行累加，即可得到相关函数值。

光子相关器的基本工作原理如下：在光子相关光谱法纳米颗粒粒度测量装置中通常还包括光电倍增管、放大电路、甄别电路，首先所述光电倍增管将接收到的散射光信号转换为等幅光子脉冲信号，然后利用所述放大电路进行放大，再通过甄别电路甄别后送入所述光子计数模块的计数器，所述计数器对采样时间内的光子脉冲进行计数，然后送入所述FPGA相关运算模块的移位寄存器；

每一次采样完成后，在采样时钟信号的控制下，计数器将计数结果送入移位寄存器的第一级，下一个采样时钟的上升沿到来时，移位寄存器第一级原来的内容被移入到第二级，第二级原来的内容被移入到第三级，以此类推；移位寄存器的内容在采样时钟的控制下依次顺序右移，形成了不同延迟时间的计数值，每一级移位寄存器相当于相关器的一个线性通道；

采样期间，当前计数值n_i与第k通道计数值n_i+k进行相乘，然后将相乘结果送入第k通道的存储器进行累加，得到的累加值即为自相关函数值G(kτ)。

有益效果：由于采用上述技术方案，本发明与现有技术相比具有以下优点：1）本发明可以根据不同的测量需求，单独或结合使用这两部分相关通道，并通过计算机设置相关器的延迟时间。

2）本发明的基于DSP芯片电路的低速通道，利用DSP芯片电路中的大容量存储器作为移位寄存器，通过软件编程设置不同的通道延迟时间，扩展了相关器的动态范围。

3）本发明的基于FPGA芯片电路的高速通道，利用FPGA芯片电路中的硬件乘法器提高了相关运算的速度。

4）本发明基于高速通道和低速通道相结合的结构，利用较少的硬件资源，既提高了相关器的动态范围，又实现了高速相关运算，同时降低了相关器的成本。

附图说明

图1为本发明光子相关器的结构示意图；

图2为本发明光子相关器的整体电路连接示意图；

图3为本发明采样时间设置模块的结构示意图；

图4为本发明复位模块的结构示意图；

图5为本发明光子计数模块的结构示意图；

图6为本发明FPGA相关运算模块的结构示意图；

图7为本发明监视通道的结构示意图；

图8为本发明第1组相关运算通道的结构示意图；

图9为本发明第2组相关运算通道的结构示意图；

图10为本发明DSP相关运算模块的结构示意图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本发明。

参照图1、图2，一种大动态范围高速光子相关器，包括一高速通道、一低速通道，还包括一FPGA芯片电路、一DSP芯片电路、一计算机PC，DSP芯片电路分别连接FPGA芯片电路、计算机PC。FPGA芯片电路对高速通道进行运算，DSP芯片电路对低速通道进行运算。奔放吗的高速通道比低速通道的计算速度高。本发明的低速通道在20微秒内能完成64相关通道的计算，而本发明的高速通道计算速度远远高于低速通道，能再1微秒间隔内完成64相关通道的计算。本发明基于高速通道和低速通道相结合的结构，减少了高速通道对硬件资源的需求，降低了低速通道对存储器容量的要求，既实现了高速相关运算，又扩展了相关器的动态范围，提高了相关函数基线的稳定性，同时降低了相关器的成本。

FPGA芯片电路包括一采样时间设置模块SampleTime、一复位模块Reset、一光子计数模块Counter、一FPGA相关运算模块和一监视通道。

DSP芯片电路包括一DSP相关运算模块、一存储器，DSP相关运算模块通过存储器存储光子计数值，形成通道所需要的延迟时间，并由DSP芯片电路的硬件乘法器完成光子计数值的乘法运算，扩展了光子相关器的动态范围。

参照图1，在光子相关光谱法纳米颗粒粒度测量装置中通常还包括光电倍增管、放大电路、甄别电路，首先光电倍增管将接收到的散射光信号转换为等幅光子脉冲信号，然后利用放大电路进行放大，再通过甄别电路甄别后送入光子计数模块Counter的计数器，计数器对采样时间内的光子脉冲进行计数，然后送入FPGA相关运算模块的移位寄存器Register。

每一次采样完成后，在采样时钟信号的控制下，计数器将计数结果送入移位寄存器Register的第一级，下一个采样时钟的上升沿到来时，移位寄存器Register第一级原来的内容被移入到第二级，第二级原来的内容被移入到第三级，以此类推；移位寄存器Register的内容在采样时钟的控制下依次顺序右移，形成了不同延迟时间的计数值，每一级移位寄存器Register相当于相关器的一个线性通道。

采样期间，当前计数值n_i与第k通道计数值n_i+k进行相乘，然后将相乘结果送入第k通道的存储器进行累加，得到的累加值即为自相关函数值G(kτ)。

本发明的FPGA芯片电路内的高速通道采用分组的结构，将所有相关通道分为12组，第1组STC1包含16个相关通道单元，其他组STC2，STC3，…，STC12结构相同，均包含8个相关通道单元。每组相关通道的采样时间固定不变，而组间采样时间按指数规律递增，第m组的采样时间为T_m＝T₁·2^m-1(m＝1,2,…,12)，式中T₁为第1组的采样时间，则每组中第k个相关通道的延迟时间为τ_k=T₁·2^m-1·k(k=9,10,…,16;m=1,2,…,12)。

上述FPGA芯片电路内的采样时间设置模块SampleTime通过对系统时钟信号CLK_SYS分频，得到高速通道的采样时钟信号CLKH和低速通道的采样时钟信号CLKL。采样时钟CLKH的周期为T₁，作为FPGA第1组STC1相关通道的采样时间信号。对第1组STC1的采样时钟2分频即可得到第2组STC2的采样时钟，对第2组STC2的采样时钟2分频即可得到第3组STC3的采样时钟，以此类推，得到所有高速通道组的采样时钟信号。在采样时钟信号CLKH的驱动下，各高速通道组完成对光子脉冲的计数以及相关运算，并将相关函数值输出到多路数据选择器Multiplexer。

上述FPGA芯片电路内的复位模块Reset输出的复位信号RST连接到各个相关通道组和计数器Counter，当RST为高电平时，清空所有通道的累加器和计数器的值；当RST为低电平时，高速通道在采样时钟CLKH的驱动下进行相关运算。

低速通道的采样时钟信号CLKL驱动计数器Counter对输入光子脉冲进行计数，并接入DSP芯片电路的外部中断引脚EXINT，在采样时钟的上升沿触发DSP芯片电路中断。DSP芯片电路在中断函数里读取计数器Counter的计数值，并完成低速通道的相关运算。DSP芯片电路通过并行接口与FPGA芯片电路连接，实现对FPGA芯片电路的读写控制。ECE为DSP芯片电路的外部片选信号，EAWE和EARE为DSP芯片电路的读写控制信号，EA[21:0]为DSP芯片电路的地址线，ED[31:0]为DSP芯片电路的数据线。DSP芯片电路通过多路数据选择器Multiplexer将FPGA芯片电路内各个通道组的相关函数值读出，连同DSP芯片电路内部低速相关通道的相关函数值一并通过USB接口传输给计算机PC。

FPGA芯片电路中的各部分，具体包括如下器件：

1）参照图2、图3，采样时间设置模块SampleTime包括译码器Decoder1、触发器FD1、计数器COUNT1和比较器Comparator1。采样时间设置模块SampleTime通过对系统时钟分频得到采样时钟信号：根据预先设定的地址，由译码器Decoder1产生片选信号ctl_divh，接入触发器FD1的时钟输入端口C，在信号ctl_divh的上升沿，DSP通过数据线ED[15:0]将分频系数写入触发器FD1，分频系数通过输出端口DIVH[15:0]输出，接入比较器Comparator1的输入端B[15:0]。计数器COUNT1对系统时钟信号CLK_SYS进行计数，计数结果通过输出端口Q[15:0]输出，接入比较器Comparator1的输入端A[15:0]。比较器Comparator1对输入端A[15:0]和B[15:0]的数值进行比较，若不相等，则输出信号EQ为低电平，该信号接入触发器FDRE1的使能端CE，禁用触发器FDRE1，输出信号EQ同时接入计数器COUNT1的清零端CLR，由于EQ为低电平，计数器COUNT1持续计数。若相等，则输出信号EQ为高电平，使能触发器FDRE1，在系统时钟CLK_SYS上升沿的触发下，触发器FDRE1的输出信号CLKH电平发生反转，同时清空计数器COUNT1，从零开始重新计数。如此周期运行，即可得到高速相关通道预期的采样时钟信号CLKH。按照同样的方法产生低速相关通道的采样时钟信号CLKL。

2）参照图2、图4，复位模块Reset包括译码器Decoder和触发器FDR，复位模块Reset用于产生系统复位信号，当复位信号为高电平时，清空高速通道的相关函数值。当复位信号为低电平时，高速通道工作。

复位模块Reset工作时，根据预先设定的地址，由译码器Decoder产生片选信号ctl_rst，接入触发器FDR的时钟输入端口C，在信号ctl_rst的上升沿，DSP芯片电路通过数据线ED[15:0]将数据写入触发器FDR，数据通过输出端口Q输出，即为系统复位信号RST。当DSP通过数据线ED[15:0]写数据0时，复位信号RST变为低电平，高速相关通道在采样时钟CLKH的驱动下进行相关运算；写数据1时，复位信号RST变为高电平，清空所有计数器和累加器的值。

3）参照图2、图5，光子计数模块Counter包括计数器Counter1、计数器Counter2、锁存器Latch1、锁存器Latch2、多路数据选择器MUX2。采样时钟信号CLK经过二分频后得到时钟信号CLK2，连接到计数器Counter1的计数使能端CE、锁存器Latch2的时钟输入端CLK和多路数据选择器MUX2的选择输入端S。时钟信号CLK2接反相器后连接到计数器Counter2计数使能端CE和锁存器Latch1的时钟输入端CLK。光子脉冲信号从输入端CIN同时送入计数器Counter1和Counter2的脉冲输入端C，复位信号CLR连接到计数器Counter1和Counter2的复位端CLR，复位信号CLR接反相器后连接到锁存器Latch1和Latch2的复位端CLR。当复位信号CLR为低电平，时钟信号CLK2为高电平时，计数器Counter1开始对光子脉冲信号进行计数；当时钟信号CLK2为低电平时，计数器Counter1停止计数，计数值由Latch1锁存输出，计数器Counter2开始对光子脉冲信号进行计数。当计数器Counter1的复位端为高电平时，清除计数器Counter1的计数值，等到时钟信号CLK2变为高电平时再重新开始计数，如此周期进行。计数器Counter1和Counter2交替对输入的光子脉冲进行计数，计数结果经过锁存器Latch1和Latch2锁存后，通过多路数据选择器MUX2的输出端口Q[15:0]输出给FPGA相关运算模块。计数器Counter1和Counter2均为16位计数器，以1Mcps光强，最大40ms采样时间为例，平均光子计数值为40000(<216)，所以计数器不会溢出。

4）参照图1、图6，高速通道包括12组相关通道，FPGA相关运算模块包括12组相关运算通道，第一组相关运算通道包含16个相关通道单元，其他组相关运算通道结构相同，均包含8个相关通道单元。每个相关通道单元均包括移位寄存器Register、乘法器Multiplier、数据类型转换器、浮点累加器FloatAdd和锁存器Latch。

乘法器Multiplier包括两个输入，光子计数模块Counter得到的光子计数值分别送入移位寄存器Register的输入端D[15:0]、乘法器Multiplier的输入端B[15:0]，光子计数值在移位寄存器Register中延迟1个采样周期后，从输出端Q[15:0]接入乘法器Multiplier的输入端A[15:0]，在乘法器Multiplier内，与输入端B[15:0]的计数值进行相乘运算。乘法器Multiplier的宽度为32位，输入光子计数值为16位，所以不会发生溢出。

相乘运算的结果经乘法器Multiplier的输出端P[31:0]送入数据类型转换器Int32toFloat的输入端D[31:0]，将32位整形数转换为32位浮点格式数后，从输出端Q[31:0]送入浮点累加器FloatAdd的输入端A[31:0]，与输入端B[31:0]输入的前一个累加结果进行累加运算，累加器FloatAdd的输出端Q[31:0]与锁存器Latch的输入端D[31:0]连接，累加器的累加结果通过锁存器Latch的输出端CH[31:0]输出，即为该通道的相关函数值，同时将累加结果送入累加器FloatAdd的输入端B[31:0]，准备进行下一次累加运算。经过锁存器Latch锁存后，输出给DSP芯片电路。

累加器采用32位浮点格式数存放乘累加结果，以1Mcps光强，最大40ms采样时间为例，平均光子计数值为4×104，计数值相乘后最大为1.6×109，32位浮点格式数能表示的最大值为3.4×1038，那么在溢出前，可以累加(3.4×1038)/(1.6×109)=2.1×1029次，持续时间达2.1×1029×40ms=8.5×1027s=2.4×1024小时，完全满足纳米及亚微米颗粒粒度测量的需求。

5）参照图7，监视通道包括累加器ACC48、累加器ACC48i和两个数据类型转换器Int48toFloat。其中一个累加器ACC48由采样时钟信号的上升沿驱动，在采样时钟信号CLK的上升沿自动加1，对采样次数进行累加，获得总采样次数。另一个累加器ACC48i在采样时钟信号CLK的上升沿，对光子计数值进行累加，获得总光子数。总采样次数和总光子数分别通过数据类型转换器Int32toFloat由整形数转换为32位浮点格式数后，输出给DSP芯片电路。

在低速通道的采样时钟信号CLKL的上升沿触发DSP芯片电路中断，在中断函数里，DSP芯片电路读取光子计数值后写入内部存储器，存储器的容量为L，从存储器的起始单元写入第0个光子计数值n(0)，当新的计数值n(k)写入后，按照预先确定的通道延迟时间，与已有的光子计数值进行相关运算，参照图10，只需在确定的1、2、3、5、8、12…k通道进行相关运算，得到相应通道的相关函数值。当计数值增加到n(L-1)时，存储器存满，下一个计数值n(L)存入存储n(0)的起始单元，将计数值n(0)覆盖掉。以此类推，不断循环，直到相关运算结束为止。

DSP芯片电路内的DSP相关运算模块通过存储器存储光子计数值，形成通道所需要的延迟时间，并由DSP的硬件乘法器完成光子计数值的乘法运算，再对乘积进行累加，将累加结果转换成32位浮点格式数，得到各通道的相关函数值，通过USB接口传输给计算机3，计算机3通过反演算法，得到颗粒的粒度分布。

FPGA相关运算模块是光子相关器的核心，所实现的功能是对光子计数模块Counter输出的光子计数值进行实时自相关运算。FPGA相关运算模块的前k组通道计算方法如下：

第一通道：G(τ)=n₀n₁+n₁n₂+…+n_N-1n_N；

第二通道：G(2τ)=n₀n₂+n₁n₃+…+n_N-2n_N；

第三通道：G(3τ)=n₀n₃+n₁n₄+…+n_N-3n_N；

第四通道：G(4τ)=n₀n₄+n₁n₅+…+n_N-4n_N；

第k通道： $G\left(\mathrm{k\&tau;}\right)=\underset{i=0}{\overset{N-k}{\mathrm{\&Sigma;}}}{n}_i{n}_{i+k}$

FPGA相关运算模块包括12组相关运算通道，因此上述式子中，k取值为1-104，n大于1。

本发明的FPGA芯片电路内的高速通道利用移位寄存器Register实现数据的存储和延迟，将移位寄存器Register级联实现不同的通道延迟。利用硬件乘法器对光子计数模块Counter和移位寄存器Register的输出值进行乘法运算，运算结果送入浮点累加器FloatAdd进行累加，即可得到相关函数值。本发明的DSP芯片电路利用其内部的大容量存储器实现数据的存储和延迟，通过软件编程完成当前计数值与存储器内延迟计数值的乘法运算，并对运算结果进行累加，即可得到相关函数值。

参照图3，采样时间设置模块SampleTime通过对系统时钟信号CLK_SYS分频，得到高速通道的采样时钟信号CLKH和低速通道的采样时钟信号CLKL。采样时钟CLKH的周期为T₁，作为FPGA芯片电路的第1组STC1相关通道的采样时间信号。对第1组STC1的采样时钟2分频即可得到第2组STC2的采样时钟，对第2组STC2的采样时钟2分频即可得到第3组STC3的采样时钟，以此类推，得到所有高速通道组的采样时钟信号。在采样时钟信号CLKH的驱动下，各高速通道组完成对光子脉冲的计数以及相关运算，并将相关函数值输出到多路数据选择器Multiplexer。

实施方式一：

参照图8，第1组相关运算通道结构由16个相关通道组成。光子脉冲信号通过光子计数模块Counter的输入端CIN输入，在采样时钟CLK上升沿的驱动下进行计数，得到的计数值由光子计数模块Counter的输出端Q[15:0]输出后，分别送入16个相关通道的输入端B[15:0]和第1个相关通道的输入端A[15:0]。光子计数值在相关通道内形成1个采样时钟周期的延迟后，从前一个相关通道的输出端AO[15:0]输出到下一个相关通道的输入端A[15:0]。各相关通道对从输入端A[15:0]和B[15:0]输入的光子计数值进行乘累加运算，得到的相关函数值从输出端CH[31:0]送入多路数据选择器Multiplexer，并从端口COR[31:0]输出。监视通道Monitor在采样时钟信号CLK的驱动下，对采样次数以及计数器Counter的计数输出值进行累加，获得总采样次数和总光子计数值，从输出端SAMP[31:0]和ATOT[31:0]输出后，送入多路数据选择器Multiplexer，并从端口COR[31:0]输出给DSP芯片电路。

实施方式二：

参照图9，第2组相关运算通道结构与第1组相关运算通道结构类似，只是在第2组相关运算通道中增加了延迟单元Delay8，对光子计数模块Counter的计数值形成8个采样时钟周期延迟后，再进行相关运算，得到的相关函数值，以及监视通道Monitor输出的总采样次数和总光子计数值，送入多路数据选择器Multiplexer，并依次从端口COR[31:0]输出给DSP芯片电路。从第2组开始各通道组结构完全相同。

本发明基于高速通道和低速通道相结合的光子相关器，其动态范围的计算方法如下：FPGA芯片电路内包含12组相关通道，第1组包括16个相关通道，其他各组均包括8个相关通道。设第1个通道延迟时间为τ_ff，最后1个通道的延迟时间为τ_fl，则基于FPGA芯片电路的高速相关通道能够实现的动态范围为FDR＝τ_fl/τ_ff。

设DSP芯片电路内比例相关通道的第一个通道延迟时间为τ_df，最后一个通道的延迟时间为τ_dl，则基于DSP芯片电路的低速相关通道能够实现的动态范围为DDR=τ_dl/τ_df。

将高速和低速相关通道结合起来能够实现的动态范围为DR=(τ_fl/τ_ff)·(τ_dl/τ_df)。

为了保持相关函数的连续性，设定τ_fl≈τ_df，则高速和低速相关通道结合起来后实现的动态范围约为DR≈τ_dl/τ_ff。

假设FPGA芯片电路内第1组相关通道的采样时间T₁＝25ns，则第1通道的延迟时间为τ_ff＝25ns。FPGA芯片电路内包含12组相关通道，第1组包括16个相关通道，其他各组均包括8个相关通道，则最后1个通道为第12组的第8通道，那么最后1个通道的延迟时间为：τ_fl＝T₁₂·16＝T₁·2^12-1·16＝819.2μs

为使相关函数保持连续性，设置DSP芯片电路内第1个相关通道的延迟时间τ_df为900μs。若相关器要实现的动态范围DR＝10¹⁰，则τ_dl＝DR×τ_ff＝10¹⁰×25ns＝2.5×10⁸μs，那么基于DSP芯片电路的低速相关通道能够实现的动态范围τ_dl/τ_df＝2.5×10⁸/900≈2.8×10⁵，需要DSP芯片电路的存储器的容量低于300K，利用较少的硬件资源即可实现相关器的设计。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (7)

1.一种大动态范围高速光子相关器，其特征在于，包括一高速通道、一低速通道，还包括一FPGA芯片电路、一DSP芯片电路、一计算机，所述DSP芯片电路分别连接所述FPGA芯片电路、所述计算机； 

所述FPGA芯片电路对高速通道进行运算，所述DSP芯片电路对低速通道进行运算； 

所述FPGA芯片电路包括一采样时间设置模块、一复位模块、一光子计数模块、一FPGA相关运算模块和一监视通道； 

所述DSP芯片电路包括一DSP相关运算模块、一存储器，所述DSP相关运算模块通过所述存储器存储光子计数值，形成通道所需要的延迟时间，并由所述DSP芯片电路的硬件乘法器完成光子计数值的乘法运算，扩展了所述光子相关器的动态范围。 

2.根据权利要求1所述的一种大动态范围高速光子相关器，其特征在于：所述采样时间设置模块包括译码器、触发器、计数器和比较器；所述采样时间设置模块通过对系统时钟分频得到采样时钟信号：采样时钟频率等于输入的系统时钟频率除以分频系数，所述计算机根据用户的设置计算出分频系数，并发送给DSP芯片电路，DSP芯片电路再将分频系数写入FPGA芯片电路内部的采样时间设置模块，通过计数器对系统时钟进行计数，并与分频系数进行比较，实现对系统时钟的分频，即可得到预期的采样时钟信号。 

3.根据权利要求1所述的一种大动态范围高速光子相关器，其特征在于：所述复位模块包括译码器和触发器，所述复位模块用于产生系统复位信号，当复位信号为高电平时，清空高速通道的相关函数值；当复位信号为低电平时，高速通道工作。 

4.根据权利要求1所述的一种大动态范围高速光子相关器，其特征在于：所述光子计数模块包括两个计数器、两个锁存器和多路数据选择器；在采样时钟信号的驱动下，两个所述计数器交替运行，实现对光子脉冲的无缝计数并将计数结果输出给所述FPGA相关运算模块。 

5.根据权利要求3所述的一种大动态范围高速光子相关器，其特征在于：所述高速通道包括12组相关通道，所述FPGA相关运算模块包括12组相关运算通道，第一组相关运算通道包含16个相关通道单元，其他组相关运算通道结构相同，均包含8个相关通道单元， 每个相关通道单元均包括移位寄存器、乘法器、数据类型转换器、浮点累加器和锁存器； 

所述乘法器包括两个输入，所述光子计数模块得到的光子计数值分别送入所述移位寄存 器和所述乘法器，所述移位寄存器的输出接入所述乘法器；输入的两个光子计数值在所述乘法器内进行相乘运算，运算结果通过数据类型转换器由整形数转换为32位浮点格式数，再送入浮点累加器进行累加，累加结果即为该通道的相关函数值，经过锁存器锁存后，输出给所述DSP芯片电路。 

6.根据权利要求1所述的一种大动态范围高速光子相关器，其特征在于：所述监视通道包括两个累加器和两个数据类型转换器；其中一个所述累加器由采样时钟信号的上升沿驱动，对采样次数进行累加，获得总采样次数；另一个所述累加器对光子计数值进行累加，获得总光子数；总采样次数和总光子数分别通过数据类型转换器由整形数转换为32位浮点格式数后，输出给所述DSP芯片电路。 

7.根据权利要求1至6中任意一项所述的一种大动态范围高速光子相关器，其特征在于：所述DSP芯片电路内的所述DSP关运算模块通过所述存储器存储光子计数值，形成通道所需要的延迟时间，并由DSP的硬件乘法器完成光子计数值的乘法运算，再对乘积进行累加，将累加结果转换成32位浮点格式数，得到各通道的相关函数值，通过USB接口传输给所述计算机，所述计算机通过反演算法，得到颗粒的粒度分布。 

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