CN102771077A - 数字时钟再生器 - Google Patents

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Abstract

一种采样单元(110)，该采样单元(110)接收具有变化的周期时间的输入时钟信号(CLKin)，并且基于采样时钟信号(CLKsmpl)对输入时钟信号(CLKin)进行采样，采样时钟信号(CLKsmpl)的频率大体上比输入时钟信号(CLKin)的平均频率高。采样单元(110)为输入时钟信号(CLKin)的每个周期产生各自的周期长度值(PL)。一种求平均值单元(120)，该求平均值单元(120)从采样单元(110)接收多个周期长度值(PL)并基于所接收的周期长度值(PL)产生平均周期长度值(PLavg)，平均周期长度值(PLavg)表示所述输入时钟信号(CLKin)在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值(PL)相等的多个周期。一种输出单元(151)，该输出单元(151)基于平均周期长度值(PLavg)和采样时钟信号(CLKsmpl)产生稳定的输出时钟信号(CLKout)。

Description

数字时钟再生器
技术领域
本发明一般而言涉及使时钟信号稳定化。尤其是，本发明涉及根据权利要求1前序部分的时钟再生器以及根据权利要求15前序部分的方法。本发明还涉及根据权利要求29的计算机程序以及根据权利要求30的计算机可读介质。
背景技术
通常，所谓的锁相环路(PLL，Phase Locked Loop)电路已经用来确定数字设计的时钟信号满足具体的质量标准，比如：频率和相位稳定性方面的标准。但是，PLL设计需要模拟分量，因此，不能在比如现场可编程门阵列(FPGA，Field-Programmable Gate Array)中实现的纯数字设计中集成PLL设计。这是不利的，因为在大多数情况下，全数字(没有模拟电路模块)设计是比较节约成本的替代方案。
WO93/12600和US 6,219,396描述了用于时钟信号再生的去抖动设计，EP599311示出了一种时钟恢复电路。这三篇文献代表了不同形式的PLL。
已知的也有用于恢复已经恶化的信号的多种非PLL方案。其中一些方案可用来稳定具有变化频率的时钟信号。
Aguiar，R.L.等人在《模拟集成电路与信号处理》2005年43期，第159-170页(Analog Integrated Circuits and Signal Processing，43，159-170，2005)刊登了“大负荷PLD上155Mbps时钟/数据恢复电路的设计与性能”(Design andPerformance of 155 Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs)，披露了用于选择性能最优的信号的全数字机构。这里，所谓的相位选取是用于选择最合适的样本作为恢复的数据或最合适的相位作为恢复的时钟。但是，没有对输入时钟信号进行平均处理。
EP 1865649描述了采用过采样和跟踪的总体数字时钟和恢复方案。这里，通过高频时钟对输入数据流进行过采样。通过对过采样流的邻近样本之间的转换进行定位以及通过移动邻近样本之间没有发生转换的过采样流中非过渡区域，来跟踪输入数据流。产生的恢复的数据信号被获得以作为非过渡区域的中心部分。通过划分用于所述过采样的高频时钟来生成恢复的时钟信号。但是，对于确定输入时钟信号的平均周期时间，没有指导或建议。
US 4,310,795公开了一种用于监控遥测术中使用的周期信号特征的方案。具体来说，描述了一种电路，该电路通过对来自高频脉冲发生器的步进脉冲进行计数并重置来自监测周期信号的相位角检测器的脉冲来测量低频周期信号的平均周期。用每个步进脉冲的计数加载第一移位寄存器，并且位于第一移位寄存器输出处的加法器发出编码所有步进脉冲总和的信号。用加法器的输出总和加载第二移位寄存器并且第二移位寄存器具有与减法器连接的全局式存储单元(first and last storage cell)，该全局式存储单元发出用来表示低频信号的平均周期中的变化的信号。因此，可检测到任何与期望频率的偏差。但是，低频信号本身并仍然是不变的。
与现有技术相关的问题
因此，已知了多种用于使恶化信号再生的方案。还已知了一种用于确定循环信号平均周期的方案。然而，先前没有能替代传统PLL电路的全数字方案。
发明内容
本发明的目的在于解决上述问题并提供一种高效、可靠、节约成本的方案来生成稳定的时钟信号，这种方案适于数字集成。
根据本发明的一个方面，本发明的目的是通过开头描述过的时钟再生器实现的，其中，时钟再生器包括求平均值单元和输出单元。求平均值单元配置为从采样单元接收多个周期长度值，基于接收的周期长度值产生平均周期长度值，该平均周期长度值表示输入时钟信号在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值相等的多个周期。输出单元配置为基于平均周期长度值和采样时钟信号产生稳定的输出时钟信号。
这种设计是有优势的，因为在保留源时钟信号的主要属性使得同步能够被保持的同时，能基于完全抖动的源时钟信号和/或相位调制产生清晰的时钟信号。
根据本发明该方面的一个优选实施例，求平均值单元配置为产生平均周期长度值，使得平均周期长度值等于采样时钟信号整数个周期的持续时间。求平均值单元还配置为确定舍入误差值，该舍入误差值表示针对平均间隔计算的平均周期长度和平均周期长度值之间的差值，并且当产生将来的平均周期长度值时补偿舍入误差值，使得平均周期长度值的长时间平均等于计算的周期长度的长时间平均。因此(无论平均周期长度值是否根据计算的平均周期长度四舍五入得到)，不会产生系统误差。因此，可以确保稳定的输出时钟信号为输入时钟信号的真实相位表示。
根据本发明该方面的另一优选实施例，求平均值单元配置为进一步基于为在平均间隔内的多个周期长度值中的至少两个周期长度值赋予不同加权值的加权函数，来计算平均周期长度值。这样确定平均周期长度值是有利的，比如，如果期望稳定的输出时钟信号对于输出时钟信号内的任何频率波动响应性更好。即，历史加权函数使得对早期的周期长度值的影响能够比对当前或较新的周期长度值的影响小。
根据本发明该方面的另一优选实施例，求平均值单元配置为滚动地更新平均周期长度值(以及计算的平均周期长度)。也就是说，每个非首个平均周期长度值(或计算的平均周期长度)表示一个与前一平均间隔有重叠的平均间隔。这种滚动平均是有利的，因为稳定的输出时钟信号内的任何频率变化都相对平稳和平缓。
当然，从技术上来说，不排除以非重叠的方式更新平均周期长度值(和/或计算的平均周期长度)。因此，根据本发明该方面的另一优选实施例，求平均值单元配置为以预定间隔计算和更新平均周期长度值，该预定间隔与输入时钟信号的至少两个周期相等。这里，每个平均周期长度值则表示一个不与任何在前平均间隔有重叠的平均间隔。
根据本发明该方面的另一优选实施例，时钟再生器包括累加器单元，其配置为接收各个平均周期长度值，基于所接收的平均周期长度值产生各个时间点值，该时间点值表示会生成稳定的输出时钟信号的指定脉冲时的时间点。这样，产生稳定的输出时钟信号就变成相对简单容易的工作。优选地，缓存单元从累加器单元接收时间点值并临时存储这些值中至少一个值。优选地，输出单元进一步配置为读出在缓存单元中存储的时间点值中的最旧值，并在读出的时间点值表示的时间点处为每个读出的时间点值产生稳定的输出时钟信号的脉冲。
根据本发明该方面的另一优选实施例，时钟再生器还包括计数器单元。该单元配置为重复产生时间值计数，该时间值计数表示采样时钟信号从参考时间点开始完成的循环次数。这里，输出单元具体配置为：接收时间值计数；把时间值计数与从缓存单元中读出的时间点值进行比较；当时间值计数与当前时间点值匹配时，产生稳定的输出时钟信号的脉冲；然后从缓存单元中读出随后的时间点值，等等。因此，可以以可靠的方式产生稳定的输出时钟信号。
根据本发明该方面的另一优选实施例，时钟再生器包括直接从求平均值单元接收平均周期长度值的缓存单元。缓存单元临时存储每个接收的平均周期长度值并响应请求消息以先进先出方式把存储的平均周期长度值转发给输出单元。这样，对于每条接收的请求消息，存储最久的平均周期长度值被转发出去。这里，优选地，输出单元还配置为从缓存单元接收平均周期长度值；产生稳定的输出时钟信号，使得稳定的输出时钟信号的每个周期持续时间为最近接收的平均周期长度值表示的持续时间；以及在稳定的输出时钟信号的每个周期完成后向缓存单元发送请求消息。因此，以可靠但是与前面段落中描述的方式不同的方式产生输出时钟信号。
根据本发明该方面的另一优选实施例，时钟再生器包括延迟单元和延迟调整单元。延迟单元配置为：从求平均值单元接收至少一个舍入误差值，延迟所述接收的舍入误差值中的每个舍入误差值，从而产生相应的延迟的舍入误差值。延迟调整单元配置为：接收输出单元产生的稳定的输出时钟信号，从延迟单元接收延迟的舍入误差值，响应所接收延迟的舍入误差值产生相对由输出单元产生的输出时钟信号延迟的去抖动时钟信号。延迟在这里是延迟的舍入误差值的函数，并且，延迟单元配置为延迟每个所述接收的至少一个舍入误差值，使得在延迟调整单元中，相应的延迟的舍入误差值影响与上述舍入误差值相关的输出时钟信号的周期。这种延迟调整是有利的，因为可获得稳定的输出时钟的极高精度。比如，如下面本发明详细说明中所述的那样，5GHz的采样时钟速度可产生高达0.098ps的精度。
根据本发明该方面的另一优选实施例，时钟再生器包括频率转换单元，其配置为接收采样时钟信号，并且在此基础上产生频率为比采样时钟信号高的一预定因子或为采样时钟信号的一预定部分的调制的采样时钟信号。这样，输出单元并不限于从采样时钟信号中直接产生稳定的输出时钟信号。而是可基于调制的采样时钟信号产生稳定的输出时钟信号，从而提高设计灵活度。
根据本发明另一方面，通过最初描述的方法实现本发明的目的，其中，在与采样的输入时钟信号表示的多个周期长度值相等的多个周期内，对周期长度值进行平均处理。这样，产生平均周期长度值，该平均周期长度值表示输入时钟信号在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值相等的多个周期。然后基于平均周期长度值和采样时钟产生稳定的输出时钟信号。该方法及其优选实施例的益处从上文中结合所提出的时钟再生器的讨论中显现出来。
根据本发明另一方面，本发明的目的通过计算机程序实现，所述计算机程序可直接加载到计算机的存储器中，并且包括当在计算机上运行所述程序时适于实现所提出的方法的软件。
根据本发明另一方面，本发明的目的通过记录有程序的计算机可读介质实现，其中，该程序在被加载到计算机内时控制计算机执行上面提出的方法。
本发明进一步的优点、有利的特征和应用将从下面的描述和从属权利要求中显现出来。
附图说明
现在将通过作为实例公开的优选实施例并且参照附图对本发明进行更详细说明。
图1为根据本发明第一实施例的时钟再生器的方框图；
图2为根据本发明第二实施例的时钟再生器的方框图；
图3为根据本发明第三实施例的时钟再生器的方框图；以及
图4为根据本发明生成稳定的输出时钟信号的一般方法的流程图。
具体实施方式
首先参照图1，图1为根据本发明第一实施例的时钟再生器的方框图。时钟再生器包括采样单元110、求平均值单元120和输出单元150。优选地，时钟再生器还具有累加器单元130和缓存单元140，并且还与处理器单元180以及计算机可读介质185连接。
采样单元110配置为接收具有变化的周期时间的输入时钟信号CLKin，以及接收采样时钟信号CLKsmpl。采样时钟信号CLKsmpl的频率大体上比输入时钟信号CLKin的平均频率高。通常来说，采样时钟信号CLKsmpl具有在50MHz到10GHz的范围内的频率，输入时钟信号CLKin具有低几个因子的频率。比如，输入时钟信号CLKin的频率可以是2MHz，在这种情况下，采样时钟信号CLKsmpl的频率比如可以是1GHz左右。给定2MHz/1GHz的关系，对于输入时钟信号CLKin的每个周期来说，采样时钟信号CLKsmpl将通常完成500个循环，即，整数。采样单元110还配置为基于采样时钟信号CLKsmpl对输入时钟信号CLKin进行采样，并且为输入时钟信号CLKin的每个周期产生各自的周期长度值PL。
优选地，采样单元110输出至少6比特来表示周期长度值PL。6比特对于值多达63的周期来说足够了。但是，在有些实施中，达到2比特这样少就足够了，然而，在其他情况下，抖动可能需要用到更多的比特，如果容许输入时钟信号CLKin临时中断，可以证明16比特是必要的。在上述频率的情况下，利用16比特，输入时钟没有溢出地中断0.05ms是可以接受的。优选地，采样单元110还生成表示“溢出标记”的输出信号。即，可以检测到用于时钟再生器重新同步的任何需要是很重要的。如果在这种溢出后没有对单元进行重新同步，则输入时钟信号CLKin和输出时钟信号CLKout之间的相位差会以不可预测的方式变化。
求平均值单元120配置为从采样单元110接收多个周期长度值PL，在此基础上产生平均周期长度值PLavg，该平均周期长度值PLavg表示在平均间隔内输入时钟信号CLKin的平均周期时间，该平均间隔包括与所述多个周期长度值PL相等的多个周期。比如，平均间隔可以包括256个周期长度值PL(即，2N，其中N＝8)，在这种情况下，求平均值单元120产生平均周期长度值PLavg，其中，每个平均周期长度值PLavg表示历史间隔的平均周期时间，该历史间隔包括输入时钟信号256个循环。
求平均值单元120配置为滚动或非滚动地更新平均周期长度值PLavg。在滚动地更新的情况下，求平均值单元120更新平均周期长度值PLavg，使得每个非首个平均周期长度值PLavg表示一个与前一平均间隔有重叠的平均间隔。但是，如果求平均值单元120配置为非滚动地更新平均周期长度值PLavg，则以与输入时钟信号CLKin的至少两个周期相等的预定间隔更新平均周期长度值PLavg，使得每个平均周期长度值PLavg表示一个不与任何在前平均间隔有重叠的平均间隔。
在任何情况下，输出单元150配置为基于平均周期长度值PLavg和采样时钟信号CLKsmpl产生稳定的输出时钟信号CLKout。由于稳定的输出时钟信号CLKout是基于采样时钟信号CLKsmpl的，因此，如果输出时钟信号CLKout的每个周期与采样时钟信号CLKsmpl的整数个周期对应的话，是非常有利的。当然，尽管采样时钟信号CLKsmpl的频率比输入时钟信号CLKin高若干个因子(例如500)，但是可能出现的情况是平均周期长度值PLavg不等于精确的整数个采样时钟周期。因此，为了避免系统误差，根据本发明的一个优选实施例，求平均值单元120配置为进行以下操作。
求平均值单元120产生平均周期长度值PLavg，使得平均周期长度值PLavg等于采样时钟信号CLKsmpl的整数个周期的持续时间。但是，求平均值单元120还确定舍入误差值REV，舍入误差值REV表示针对平均间隔计算的平均周期长度PLcavg和平均周期长度值PLavg的差值。然后，当产生将来的平均周期长度值PLavg时，求平均值单元120补偿舍入误差值REV，使得平均周期长度值PLavg的长时间平均等于计算的周期长度PLcavg的长时间平均。因此，相对计算的平均周期长度PLcavg是否对平均周期长度值PLavg四舍五入并不重要，因为可以后面进行补偿。
下面的表1通过十进制值的实例说明经过输入时钟信号CLKin的四个循环的滚动平均间隔后确定平均周期长度值PLavg，在此基础上产生稳定的输出时钟信号CLKout的方法。
表1第2列表示输入时钟CLKin周期的值。可以看出，在开始4行，输入时钟信号CLKin的周期长度为十进制值8。然后，在第5行到第11行，周期长度增加到十进制值14；最后，从第12行开始，周期长度下降到十进制值4。
表1第3列表示四个周期长度值PL的滚动总和。需要注意的是，假设计算中有一行延迟。比如，当周期长度值PL从8变到14并且滚动总和在第6行上开始变化时，这在第5行上是非常明显的。
表1第4列表示所谓修正的滚动总和。在第7行上进行第一次修正，来自前一行(即，第6行)的误差项加入第7列。第7列的误差项补偿计算的平均周期长度PLcavg和平均周期长度值PLavg之间的任何差值并且将参照第7列进行进一步论述。
表1第5列表示第4列的值除以4得到的修正的滚动总和的平均值，4在这里为周期长度值PL的个数，经过这些周期进行了平均处理以确定平均周期长度值PLavg。
表1第6列表示第5列向下舍入为整数的值。请注意，第6列的数字与输出时钟信号CLKout的周期长度值对应，反过来，这些周期长度值可认为是输入时钟信号CLKin周期长度值PL低通滤波后的结果。
表1第7列的值分别表示第5列的值减去第6列的值然后乘以4得到的误差项(即，表示平均间隔)。
第2列的周期长度值PL求和得到输入时钟信号CLKin每个循环开始处的各个时间点。表1第8列表示这些时间点，这些时间点又与从时间零点开始接收的采样时钟CLKsmpl的时钟脉冲个数对应。
第9列具体表示输出时钟信号CLKout脉冲的时间点。第2列的数字与指定行求和得到第8列的值。
需要注意的是，在第5行，第9列的输出数字为40，而第8列的输入数字为46(即，较大的数字)。这就是所谓的非因果行为的实例，其在实际的系统中不会出现。这种现象背后的问题是直到时间点t＝46才获得为了在时间点t＝40处创建输出时间信号CLKout的脉冲所需的信息。
这种非因果行为通过事实说明输入时钟信号CLKin的频率在第5行下降，而输入周期长度值PL从8增加到14。为了消除非因果行为，当要生成输出时钟信号CLKout的脉冲时，给计算的时间点加上足够大的偏移数。这里，我们已经选择偏移数15，其体现在表1第10列。可以看出，有些输入时间点(第8列)与有些输出时间点(第10列)相同。这就说明系统快要出现非因果行为。因此，这里，15为最小的可能偏移值。
优选地，输出时钟信号CLKout的初始计算的时间点加上偏移数(相对较大)。这样，时钟再生器可处理由于较低频率、抖动或相位调制引起的任何非因果行为。
在第9列和第10列的第一行，可以明显看出，在时钟再生器“意识”到应产生所述时钟脉冲这样的时间点后的15个采样时钟脉冲后，创建输出时钟信号CLKout的脉冲。
这就意味着只要输入时钟信号CLKin的周期长度为8，非因果行为的边缘就为15(即，直到第4行)。但是，当频率下降使得周期长度变成14时，边缘已经下降到0。
Figure BDA00002026892900091
Figure BDA00002026892900101
表1
根据本发明的一个优选实施例，求平均值单元120配置为进一步基于给包括在平均间隔内的至少两个周期长度值PL赋予不同权重的加权函数，来计算平均周期长度值PLavg。这样，可控制输出时钟信号CLKout对输入时钟信号CLKin内任何频率波动的响应性。通过给相对新的周期长度值更大的影响，获得更快的响应；反之，通过给相对久远的周期长度值更大的影响，输出时钟信号CLKout响应性降低，但是显示出更稳定的性能。
此外，与平均周期长度值PLavg类似的是，滚动或非滚动地更新计算的平均周期长度PLcavg。当然，应用到一个参数的原则(即：滚动或非滚动)必须同样应用到其他参数。这样，根据本发明的一个优选实施例，求平均值单元120配置为滚动地更新计算的平均周期长度PLcavg。这就意味着每个非首个计算的平均周期长度PLcavg表示一个与前一平均间隔有重叠的平均间隔。根据本发明另一个优选实施例，求平均值单元120配置为滚动地更新计算的平均周期长度PLcavg。这里，在与输入时钟信号CLKin的至少两个周期相等的预定间隔处更新计算的平均周期长度PLcavg，使得每个计算的平均周期长度PLcavg表示一个不与任何在前平均间隔有重叠的平均间隔。
如上所述，优选地，时钟再生器包括累加器单元130。该单元配置为接收每个平均周期长度值PLavg，基于接受的平均周期长度值PLavg产生各自的时间点值TPV，时间点值TPV表示会生成稳定的输出时钟信号CLKout的指定脉冲时的时间点(参见表1第9列和第10列)。
更优选地，时钟再生器还包括缓存单元140。缓存单元140配置为从累加器单元130接收所述时间点值TPV并临时存储其中至少一个值。输出单元150则配置为读出在缓存单元140中的时间点值TPV中的最旧值。对于每个读出的时间点值TPV，输出单元150配置为在由读出的时间点值TPV表示的时间点处产生稳定的输出时钟信号CLKout的脉冲。
为了跟踪时间，如果时钟再生器包括计数器单元160，该计数器单元160配置为重复产生表示从参考时间点(大致为时间零点)开始采样时钟信号CLKsmpl完成的循环次数的时间值计数TVC，则是有利的。输出单元150还配置为接收时间值计数TVC并把时间值计数TVC与从缓存单元140读出的时间点值TPV进行比较。当时间值计数TVC与当前时间点值TPV匹配时，输出单元150配置为产生稳定的输出时钟信号CLKout的脉冲。然后，输出单元150从缓存单元140读出随后的时间点值TPV，等等。
为了使定时调整更加灵活，根据本发明一个优选实施例的时钟再生器包括频率转换单元170。该单元配置为接收采样时钟信号CLKsmpl，在此基础上产生调制的采样时钟信号CLK’smpl。调制的采样时钟信号CLK’smpl的频率比采样时钟信号CLKsmpl高出一预定因子或为采样时钟信号CLKsmpl的一预定部分。这里，输出单元150配置为接收调制的采样时钟信号CLK’smpl并将该信号作为稳定的输出时钟信号CLKout的基础。这样，比如，为了与指定的时间范围匹配，可一定程度上调整生成稳定的输出时钟信号CLKout的脉冲时的时间点。
优选地，时钟再生器包括处理器单元180，该处理器单元180与(比如，存储器模块形式的)计算机可读介质185以处理器单元180可以获取该介质185内容的方式连接。此外，计算机可读介质185中记录有程序，并且当在处理器单元180上运行时，该程序适于使处理器单元180控制上述过程以及下面详细说明的实施例。
从图1可以看出，所有单元110、120、130和140都接收输入时钟信号CLKin。这种设置使时钟再生器完全同步，因此消除了所谓的亚稳定性的风险。或者，在设计中包含一套锁存器(包括一个或多个锁存器)，所述单元共用这套锁存器，并且锁存器配置为把异步输入时钟信号CLKin转换成与这些单元110，120，130和140分别同步的时钟信号。
图2为根据本发明第二实施例的时钟再生器的方框图。在图2中，具有与在图1中也使用的附图标记相同的附图标记表示的所有单元、信号和值分别表示结合图1如上所述的相同单元、信号和值，因此，下面不再重复说明。
在图2的实施例中，没有累加器单元130或计数器单元160。因此，包含的缓存单元141和输出单元151与分别针对单元140和150进行的描述稍微有所不同。
更确切的说，缓存单元141配置为：从求平均值单元120接收平均周期长度值PLavg，临时存储每个接收的平均周期长度值PLavg，并把存储的平均周期长度值PLavg以先进先出方式转发给输出单元151。该转发是响应请求消息Rq而进行的，即，对于每条接收的请求消息Rq，缓存单元141转发存储最久的平均周期长度值PLavg。进而输出单元151配置为从缓存单元141接收平均周期长度值PLavg并产生稳定的输出时钟信号CLKout，使得稳定的输出时钟信号CLKout的每个周期的持续时间与最近接收的平均周期长度值PLavg表示的持续时间一样。在输出时钟信号CLKout完成每个周期后，输出单元151配置为把请求消息Rq发送给缓存单元141，使得缓存单元141转发另一平均周期长度值PLavg，等等。
图3为根据本发明第三实施例的时钟再生器的方框图。在图3中，具有与在图1和/或图2中也使用的附图标记相同的附图标记表示的所有单元、信号和值分别表示如上所述的相同单元、信号和值，因此，下面不再重复说明。
所提出的时钟再生器在有些情况下会造成输出时钟信号CLKout内的高频抖动，其中，抖动与采样时钟信号CLKsmpl的周期的大小(magnitude)一样。为了缓解这个问题，图3所示的时钟再生器实施例包括延迟调整单元190和延迟单元195。
延迟单元195配置为：从求平均值单元120接收至少一个舍入误差值REV，延迟每个所述接收的至少一个舍入误差值REV，从而产生相应的延迟的舍入误差值dREV。延迟调整单元192配置为：接收输出单元150产生的稳定的输出时钟信号CLKout，从延迟单元195接收延迟的舍入误差值dREV。响应接收的信号CLKout和值dREV，延迟调整单元190配置为产生相对输出时钟信号CLKout延迟的去抖动时钟信号。这里，延迟是延迟的舍入误差值dREV的函数。具体来说，延迟单元195配置为延迟每个接收的舍入误差值REV，使得在延迟调整单元192中，相应的延迟的舍入误差值dREV影响与上述舍入误差值REV相关的输出时钟信号CLKout的周期。实际上，这通常等同于延迟由缓存单元140引起的时间点值TPV。但是，由于时间点值TPV也可以相对平均周期长度值PLavg延迟，因此，延迟单元195可能需要引入额外的延迟。
比如，如果采样时钟信号CLKsmpl的频率为1GHz，则由于采样时钟的原因，高频输出抖动的峰值间大小为1ns。这种现象与数模转换器中出现的量化误差类似，但是，这里的误差是以时间度量的(比如：以ns表示)，而不是以大小度量的(比如：以mV表示)。
由于采样时钟频率的原因，把舍入误差值REV从求平均值单元120转发到延迟调整单元190能使输出抖动减少因子A，其中，A为进行平均处理的多个周期，即，A等于平均间隔。
回到上述实例，如果采样频率为1GHz，则由8个比特(28＝256)来表示的舍入误差值REV的每个增量对应于延迟1ns/256＝3.9ps的增量。从数学角度来讲，这可表示成：
Delay_increase＝REV/fs*A
其中，fs为采样时钟信号CLKsmpl的频率。
我们来研究一个极端但是可行的实例。假设采样时钟信号CLKsmpl的频率fs为5GHz，并且平均间隔A包括输入时钟信号CLKin的2048个周期(2048＝211，也就是说，要求用11个比特表示延迟需要)。则精度(resolution)R(或输出抖动)变成：
R＝1/5*109*2048＝0.098ps
0.098这个值非常小，大体上小于已知PLL的正常抖动，(在50kHz及以上进行测量的情况下)该正常抖动具有最多为4ps的峰值间抖动。
综上所述，现在将结合图4的流程图对根据本发明产生稳定的输出时钟信号的一般方法进行说明。
初始步骤410接收具有变化的周期时间的输入时钟信号。进行步骤410的同时，步骤420接收频率大体上比输入时钟信号的平均频率高的采样时钟。进行步骤410和步骤420的同时，步骤430基于采样时钟对输入时钟信号进行采样，并且生成输入时钟信号的每个周期各自的周期长度值。这里，周期长度值反映不同时钟信号循环的持续时间。
然后，步骤440确定平均周期长度值，该平均周期长度值表示经过信号的多个周期后输入时钟信号的平均周期时间。
随后，步骤450基于平均周期长度值和采样时钟产生稳定的输出时钟信号。最后，流程再次循环到步骤410、420和430。
当然，上述步骤对于各个数据只是按时间顺序执行的，使得比如当对于某个样本执行步骤440时，同时对于随后产生的样本执行步骤410到步骤430，等等。
上述参照图4描述的所有步骤及步骤的任何子序列都可通过编程的计算机装置控制。此外，尽管参照附图描述的本发明实施例包括计算机装置和在计算机装置中执行的处理，但是本发明因此也能延伸到计算机程序，尤其是载体上或载体内适于实施本发明的计算机程序。所述程序可以比如是部分编译形式或任何其他适于在实施根据本发明的流程中使用的源代码、目标代码、代码中间源(code intermediate source)和目标代码。所述程序可以是操作系统的一部分，也可以是单独的应用程序。载体可以是任何能承载程序的实体或设备。比如，载体可包括存储器介质(比如：闪存)、ROM(比如：DVD、CD、EPROM、EEPROM)或磁性记录介质(比如：软盘或硬盘)。此外，载体可以是可传输载体，比如可通过电缆或光缆或者通过无线电或其他机构传输的电信号或光信号。当所述程序为可通过线缆或其他设备或机构直接传输的信号形式体现时，所述载体可以由这样的线缆或设备或机构组成。或者，所述载体可以是嵌有程序的集成电路，该集成电路适于进行相关流程或相关流程中使用。
当在说明书中用到时，术语“包括”说明存在所述功能、整体、步骤或组件。但是，该术语并不排除存在或增加一个或多个额外的功能、整体、步骤、组件或其组合。
说明书中任何现有技术的引用不是也不应该视为引用的现有技术形成澳大利亚或其他国家中公知常识一部分的承认或任何暗示。
本发明并不限于附图中描述的实施例，可以在权利要求范围内进行任意地改变。

Claims (30)

1.一种用于生成稳定的输出时钟信号(CLKout)的时钟再生器，包括：
采样单元(110)，其配置为：接收具有变化的周期时间的输入时钟信号(CLKin)，接收采样时钟信号(CLKsmpl)，基于所述采样时钟信号(CLKsmpl)对所述输入时钟信号(CLKin)进行采样以便为所述输入时钟信号(CLKin)的每个周期产生各自的周期长度值(PL)，所述采样时钟信号(CLKsmpl)的频率大体上比所述输入时钟信号(CLKin)的平均频率高，
其特征在于，所述时钟再生器包括：
求平均值单元(120)，其配置为：从所述采样单元(110)接收多个周期长度值(PL)，并基于所接收的多个周期长度值(PL)产生平均周期长度值(PLavg)，所述平均周期长度值(PLavg)表示所述输入时钟信号(CLKin)在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值(PL)相等的多个周期；以及
输出单元(150，151)，其配置为：基于所述平均周期长度值(PLavg)和所述采样时钟信号(CLKsmpl)产生所述稳定的输出时钟信号(CLKout)。
2.根据权利要求1所述的时钟再生器，其中，所述求平均值单元(120)配置为：
产生所述平均周期长度值(PLavg)，使得所述平均周期长度值(PLavg)等于所述采样时钟信号(CLKsmpl)的整数个周期的持续时间；
确定舍入误差值(REV)，该舍入误差值(REV)表示针对所述平均间隔计算的平均周期长度(PLcavg)和所述平均周期长度值(PLavg)之间的差值；以及
当产生将来的平均周期长度值(PLavg)时补偿所述舍入误差值(REV)，使得所述平均周期长度值(PLavg)的长时间平均等于所述计算的周期长度(PLcavg)的长时间平均。
3.根据权利要求1或2所述的时钟再生器，其中，所述求平均值单元(120)配置为：进一步基于为在所述平均间隔内的所述多个周期长度值(PL)中的至少两个周期长度值(PL)赋予不同加权值的加权函数，来计算所述平均周期长度值(PLavg)。
4.根据前述权利要求中任一项所述的时钟再生器，其中，所述求平均值单元(120)配置为：滚动地更新所述平均周期长度值(PLavg)，使得每个非首个平均周期长度值(PLavg)表示一个与前一平均间隔有重叠的平均间隔。
5.根据前述权利要求中任一项所述的时钟再生器，其中，所述求平均值单元(120)配置为：滚动地更新所述计算的平均周期长度值(PLcavg)，使得每个非首个计算的平均周期长度值(PLcavg)表示一个与前一平均间隔有重叠的平均间隔。
6.根据权利要求1至3中任一项所述的时钟再生器，其中，所述求平均值单元(120)配置为：以预定间隔更新所述平均周期长度值(PLavg)，所述预定间隔与所述输入时钟信号(CLKin)的至少两个周期相等，使得每个平均周期长度值(PLavg)表示一个不与任何在前平均间隔有重叠的平均间隔。
7.根据前述权利要求中任一项所述的时钟再生器，包括：累加器单元(130)，其配置为：接收各个平均周期长度值(PLavg)，并基于所接收的各个平均周期长度值(PLavg)产生相应的时间点值(TPV)，所述时间点值(TPV)表示应生成所述稳定的输出时钟信号(CLKout)的指定脉冲时的时间点。
8.根据权利要求7所述的时钟再生器，包括：缓存单元(140)，其配置为：
从累加器单元(130)接收所述时间点值(TPV)；以及
临时存储所述时间点值(TPV)中的至少一个时间点值(TPV)。
9.根据权利要求8所述的时钟再生器，其中，所述输出单元(150)配置为：
读出在所述缓存单元(140)中存储的所述时间点值(TPV)中的最旧值；以及
对于每个读出的时间点值(TPV)，在由所述读出的时间点值(TPV)表示的时间点处产生所述稳定的输出时钟信号(CLKout)的脉冲。
10.根据权利要求9所述的时钟再生器，包括：计数器单元(160)，其配置为：重复产生时间值计数(TVC)，所述时间值计数(TVC)表示所述采样时钟信号(CLKsmpl)从参考时间点开始完成的循环次数，并且，所述输出单元(150)配置为：接收所述时间值计数(TVC)；把所述时间值计数(TVC)与从所述缓存单元(140)中读出的时间点值(TPV)进行比较；当所述时间值计数(TVC)与当前时间点值(TPV)匹配时，产生所述稳定的输出时钟信号(CLKout)的脉冲；然后，从所述缓存单元(140)中读出随后的时间点值(TPV)。
11.根据权利要求1至6中任一项所述的时钟再生器，包括：缓存单元(141)，其配置为：
从所述求平均值单元(120)接收所述平均周期长度值(PLavg)；
临时存储每个接收的平均周期长度值(PLavg)；以及
响应请求消息(Rq)以先进先出方式把存储的平均周期长度值(PLavg)转发给所述输出单元(151)，使得针对每个接收的请求消息(Rq)，存储最久的平均周期长度值(PLavg)被转发。
12.根据权利要求11所述的时钟再生器，其中，所述输出单元(151)配置为：
从所述缓存单元(141)接收所述平均周期长度值(PLavg)；
产生所述稳定的输出时钟信号(CLKout)，使得所述稳定的输出时钟信号(CLKout)的每个周期的持续时间为最近接收的平均周期长度值(PLavg)表示的持续时间；以及
在所述输出时钟信号(CLKout)的每个周期完成后给所述缓存单元(141)发送请求消息(Rq)。
13.根据权利要求2至12中任一项所述的时钟再生器，包括：
延迟单元(195)，其配置为：从所述求平均值单元(120)接收至少一个舍入误差值(REV)，使所述接收的至少一个舍入误差值(REV)中的每个舍入误差值(REV)延迟，从而产生相应的延迟的舍入误差值(dREV)；以及
延迟调整单元(190)，其配置为：接收所述输出单元(150，151)产生的所述稳定的输出时钟信号(CLKout)，从所述延迟单元(195)接收所述延迟的舍入误差值(dREV)，响应所述延迟的舍入误差值(dREV)产生去抖动时钟信号(CLKdj)，所述去抖动时钟信号(CLKdj)相对于由所述输出单元(150，151)产生的输出时钟信号(CLKout)延迟，其中，所述延迟是所述延迟的舍入误差值(dREV)的函数，并且，所述延迟单元(195)配置为：使所述接收的至少一个舍入误差值(REV)中的每个舍入误差值(REV)延迟，使得在所述延迟调整单元(190)中，各个所述延迟的舍入误差值(dREV)影响与上述舍入误差值(REV)相关的输出时钟信号(CLKout)的周期。
14.根据前述权利要求中任一项所述的时钟再生器，包括：频率转换单元(170)，其配置为：接收所述采样时钟信号(CLKsmpl)，并基于所接收的采样时钟信号(CLKsmpl)产生调制的采样时钟信号(CLK’smpl )，所述调制的采样时钟信号(CLK’smpl)的频率比所述采样时钟信号(CLKsmpl)高出一预定因子或为所述采样时钟信号(CLKsmpl)的一预定部分，所述输出单元(150，151)配置为：接收所述调制的采样时钟信号(CLK’smpl )，并基于所述调制的采样时钟信号(CLK’smpl)产生所述稳定的输出时钟信号(CLKout)。
15.一种生成稳定的输出时钟信号(CLKout)的方法，包括：
接收具有变化的周期时间的输入时钟信号(CLKin)；以及
基于采样时钟(CLKsmpl)对所述输入时钟信号(CLKin)进行采样，以便为所述输入时钟信号(CLKin)的多个周期产生各自的周期长度值(PL)，所述采样时钟信号(CLKsmpl)的频率大体上比所述输入时钟信号(CLKin)的平均频率高，
其特征在于，
在与所述多个周期长度值(PL)相等的多个周期内，对所述周期长度值(PL)求平均值，以产生平均周期长度值(PLavg)，所述平均周期长度值(PLavg)表示在平均间隔内所述输入时钟信号(CLKin)的平均周期时间，所述平均间隔包括与所述多个周期长度值(PL)相等的多个周期；以及
基于所述平均周期长度值(PLavg)和所述采样时钟信号(CLKsmpl)产生所述稳定的输出时钟信号(CLKout)。
16.根据权利要求15的方法，包括：
产生所述平均周期长度值(PLavg)，使得所述平均周期长度值(PLavg)等于所述采样时钟信号(CLKsmpl)的整数个周期的持续时间；
确定舍入误差值(REV)，所述舍入误差值(REV)表示针对所述平均间隔计算的平均周期长度(PLcavg)和所述平均周期长度值(PLavg)之间的差值；以及
当产生将来的平均周期长度值(PLavg)时补偿所述舍入误差值(REV)，使得所述平均周期长度值(PLavg)的长时间平均等于所述计算的周期长度(PLcavg)的长时间平均。
17.根据权利要求15或16所述的方法，包括：进一步基于为在所述平均间隔内的所述多个周期长度值(PL)中的至少两个周期长度值(PL)赋予不同加权值的加权函数，来计算所述平均周期长度值(PLavg)。
18.根据权利要求15至17中任一项所述的方法，包括：滚动地更新所述平均周期长度值(PLavg)，使得每个非首个平均周期长度值(PLavg)表示一个与前一平均间隔有重叠的平均间隔。
19.根据权利要求15至18中任一项所述的方法，包括：滚动地更新所述计算的平均周期长度值(PLcavg)，使得每个非首个计算的平均周期长度值(PLcavg)表示一个与前一平均间隔有重叠的平均间隔。
20.根据权利要求15至17中任一项所述的方法，包括：以预定间隔更新所述平均周期长度值(PLavg)，所述预定间隔与所述输入时钟信号(CLKin)的至少两个周期相等，使得每个所述平均周期长度值(PLavg)表示一个不与任何在前平均间隔有重叠的平均间隔。
21.根据权利要求15至20中任一项所述的方法，包括：
接收每个所述平均周期长度值(PLavg)，以及
基于所接收的平均周期长度值(PLavg)产生相应的时间点值(TPV)，所述时间点值(TPV)表示应生成所述输出时钟信号(CLKout)的指定脉冲时的时间点。
22.根据权利要求21所述的方法，包括：在缓存单元(140)中临时存储所述时间点值(TPV)中的至少一个时间点值(TPV)。
23.根据权利要求22所述的方法，包括：
读出在所述缓存单元(140)中存储的所述时间点值(TPV)中的最旧值；以及
对于每个读出的时间点值(TPV)，在由所述读出的时间点值(TPV)表示的时间点处产生所述稳定的输出时钟信号(CLKout)的脉冲。
24.根据权利要求23所述的方法，包括：
重复产生时间值计数(TVC)，所述时间值计数(TVC)表示所述采样时钟信号(CLKsmpl)从参考时间点开始完成的循环次数；
把所述时间值计数(TVC)与从所述缓存单元(140)中读出的时间点值(TPV)进行比较；
当所述时间值计数(TVC)与当前时间点值(TPV)匹配时，产生所述稳定的输出时钟信号(CLKout)的脉冲；以及
然后，从所述缓存单元(140)中读出随后的时间点值(TPV)。
25.根据权利要求15至20中任一项所述的方法，包括：
在缓存单元(141)中接收来自所述求平均值单元(120)的所述平均周期长度值(PLavg)；
在所述缓存单元(141)中临时存储每个接收的平均周期长度值(PLavg)；以及
响应请求消息(Rq)以先进先出方式转发所述缓存单元(141)中存储的平均周期长度值(PLavg)，使得针对每条接收的请求消息(Rq)，存储最久的平均周期长度值(PLavg)被转发。
26.根据权利要求25所述的方法，包括：
从所述缓存单元(141)接收所述平均周期长度值(PLavg)；
产生所述稳定的输出时钟信号(CLKout)，使得所述稳定的输出时钟信号(CLKout)的每个周期的持续时间为最近接收的平均周期长度值(PLavg)表示的持续时间；以及
在所述输出时钟信号(CLKout)的每个周期完成后向所述缓存单元(141)发送请求消息(Rq)。
27.根据权利要求16至26中任一项所述的方法，包括：
延迟至少一个舍入误差值(REV)；
因此，产生至少一个相应的延迟的舍入误差值(dREV)；
接收所述稳定的输出时钟信号(CLKout)；
接收所述延迟的舍入误差值(dREV)；
响应所述延迟的舍入误差值(dREV)产生去抖动时钟信号(CLKdj)，所述去抖动时钟信号(CLKdj)相对于所述输出时钟信号(CLKout)延迟，其中，所述延迟是所述延迟的舍入误差值(dREV)的函数，并且，所述延迟的持续时间使得各个接收的延迟的舍入误差值(dREV)影响与上述舍入误差值(REV)相关的输出时钟信号(CLKout)的周期。
28.根据权利要求15至27中任一项所述的方法，包括：
基于所述采样时钟信号(CLKsmpl)产生调制的采样时钟信号(CLK’smpl)，所述调制的采样时钟信号(CLK’smpl)的频率比所述采样时钟信号(CLKsmpl)高出一预定因子或为所述采样时钟信号(CLKsmpl)的一预定部分；以及
基于所述调制的采样时钟信号(CLK’smpl)而不是所述采样时钟信号(CLKsmpl)产生所述稳定的输出时钟信号(CLKout)。
29.一种能够载入到计算机的存储器(185)内的计算机程序，包括：当所述程序在所述计算机上运行时用于控制根据权利要求15至28中任一项所述的步骤的软件。
30.一种计算机可读介质(185)，具有记录在所述计算机可读介质(185)上的程序，其中，当所述程序被载入到所述计算机内时所述程序将使计算机控制根据权利要求15至28中任一项所述的步骤。
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