CN102738241A - 横向高压晶体管及其制造方法 - Google Patents

横向高压晶体管及其制造方法 Download PDF

Info

Publication number
CN102738241A
CN102738241A CN2012102058506A CN201210205850A CN102738241A CN 102738241 A CN102738241 A CN 102738241A CN 2012102058506 A CN2012102058506 A CN 2012102058506A CN 201210205850 A CN201210205850 A CN 201210205850A CN 102738241 A CN102738241 A CN 102738241A
Authority
CN
China
Prior art keywords
region
conduction type
field plate
high voltage
voltage transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012102058506A
Other languages
English (en)
Inventor
唐纳徳·迪斯尼
欧力杰·米力克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Monolithic Power Systems Co Ltd
Original Assignee
Chengdu Monolithic Power Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Monolithic Power Systems Co Ltd filed Critical Chengdu Monolithic Power Systems Co Ltd
Publication of CN102738241A publication Critical patent/CN102738241A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提出了一种高压晶体管及其制造方法。根据本发明实施例的高压晶体管包括半导体层、形成于该半导体层中的漏区和源区、形成于该半导体层中并位于其漏区周围的第一阱区、第一隔离层、栅区、位于其漏区和栅区之间的第一隔离层上的螺旋阻性场板、以及形成于该第一阱区中的掩埋层，该掩埋层位于所述螺旋阻性场板的下方。根据本发明的实施例，所述螺旋阻性场板和所述掩埋层有助于将所述第一阱区的位于所述掩埋层上方的部分耗尽；所述掩埋层和所述半导体层有助于将所述第一阱区的位于所述掩埋层和所述半导体层之间的部分耗尽。从而使高压晶体管可以在不必牺牲其击穿电压的情况下仍可能获得较低的导通电阻。

Description

横向高压晶体管及其制造方法
相关引用
本发明要求2011 年 12 月21 日在美国提交的第13/332,862 号专利申请的优先权和权益，并且在此包含了该申请的全部内容。
技术领域
本发明的实施例涉及半导体器件，尤其涉及横向高压晶体管。
背景技术
通常，诸如应用于各种工业电子设备及消费电子设备中的集成高压电源管理电路中，在其输出端会包括高压晶体管。应用于这些高压电源管理电路中的高压晶体管通常响应于控制信号而导通或关断，从而将供电电压转换为适合驱动例如工业电子设备及消费电子设备的输出电压。大多数高压电源管理电路接收的供电电压可能比较高，例如高到1000V，因此，应用于这些高压电源管理电路中的高压晶体管应该能够承受如此高的供电电压。也就是说，为了保证电源管理电路的工作稳定性，应用于该电源管理电路中的高压晶体管应该具有较高的击穿电压（breakdown voltage）。同时，在实际应用中还希望应用于电源管理电路中的高压晶体管具有较低的导通电阻（on-resistance），以改善该高压晶体管的电流处理能力并提高所述电源管理电路的功率转换效率。
通常，可以通过增大高压晶体管中位于漏区与源区之间的漂移区的掺杂浓度来降低高压晶体管的导通电阻。然而，漂移区掺杂浓度的增大使其更难于被耗尽，从而会导致高压晶体管的击穿电压降低。因此，希望提供一种高压晶体管器件，其可以不必牺牲击穿电压便具有较低的导通电阻。
发明内容
针对现有技术中的一个或多个问题，本发明的实施例提供一种高压晶体管及其制造方法。
在本发明的一个方面，提出了一种高压晶体管，包括：半导体层，具有第一导电类型；源区，具有与所述第一导电类型相反的第二导电类型，该源区位于所述半导体层中；漏区，具有所述第二导电类型，该漏区位于所述半导体层中并与所述源区相分离；第一隔离层，形成在位于所述源区和漏区之间的所述半导体层上；第一阱区，具有所述的第二导电类型，该第一阱区环绕所述漏区形成，向所述源区延伸，但与所述源区相分离；栅区，形成在位于所述第二阱区和与该第二阱区邻近的部分第一阱区之上的所述第一隔离层上；以及螺旋阻性场板，形成在位于所述漏区和所述栅区之间的所述第一隔离层上，其中所述螺旋阻性场板包括第一端和第二端，所述第一端耦接所述源区，所述第二端耦接所述漏区；以及掩埋层，形成于所述第一阱区中，掩埋在位于所述螺旋阻性场板下方的所述第一阱区中，具有所述的第一导电类型。
根据本发明的实施例，所述第一阱区包括位于所述螺旋阻性场板下方和所述掩埋层上方的第一部分，以及位于所述掩埋层下方和所述半导体层上方的第二部分。
根据本发明的实施例，所述螺旋阻性场板和所述掩埋层用于耗尽所述第一阱区的第一部分，所述掩埋层和所述半导体层用于耗尽所述第一阱区的第二部分。
根据本发明的实施例，所述第一阱区可以包括多个具有所述第二导电类型的掺杂区，其中每个掺杂区的掺杂浓度与其余掺杂区的掺杂浓度不同。
根据本发明的一个实施例，所述多个具有第二导电类型的掺杂区在离漏区最近到离漏区最远的方向上具有逐步降低的掺杂浓度。
根据本发明实施例的高压晶体管可以进一步包括：第二阱区，具有所述第一导电类型，并且形成于所述源区的外围。
根据本发明实施例的高压晶体管可以进一步包括：体接触区，形成于所述源区附近，具有所述第一导电类型，并且与所述源电极耦接。
根据本发明的一个实施例，所述螺旋阻性场板的第一端与所述体接触区耦接，而不再与所述源区耦接。
根据本发明的一个实施例，所述螺旋阻性场板的第一端与所述栅区耦接，而不再与所述源区耦接。
根据本发明的实施例的高压晶体管可以进一步包括：第一介电层，覆盖所述第一隔离层、所述栅区和所述螺旋阻性场板；源电极，耦接所述源区；漏电极，耦接所述漏区；以及栅电极，耦接所述栅区。
根据本发明的实施例的高压晶体管可以进一步包括：厚介电层，覆盖所述第一阱区的一部分，将所述漏区横向地与所述栅区及所述源区隔离；其中，所述栅区的一部分延伸至所述厚介电层之上；并且所述阻性螺旋场板形成于所述厚介电层之上，而不再是形成于所述第一隔离层上。
在本发明的另一方面，提出了一种形成高压晶体管的方法，包括：提供具有第一导电类型的半导体层；在所述半导体层中形成具有第二导电类型的第一阱区的步骤，其中所述第二导电类型与所述第一导电类型相反；在所述第一阱区中形成具有所述第二导电类型的漏区的步骤；在所述半导体层中形成具有所述第二导电类型的源区的步骤；在所述第一阱区中形成具有所述第一导电类型的掩埋层的步骤，其中所述掩埋层掩埋在所述第一阱区上表面的下方；在位于源区和漏区之间的所述第一阱区及所述半导体层上形成第一隔离层的步骤；在靠近所述源区一侧的所述第一半导体层的部分上形成栅区的步骤；以及在位于所述漏区和栅区之间的所述第一隔离层上形成螺旋阻性场板的步骤，该螺旋阻性场板包括第一端和第二端，所述第一端耦接所述源区，所述第二端耦接所述漏区，并且所述掩埋层位于所述螺旋阻性场板下方。
根据本发明的实施例，在所述半导体层中形成所述第一阱区的步骤包括：在所述半导体层中形成多个具有所述第二导电类型的掺杂区，其中每个掺杂区具有与其余掺杂区不同的掺杂浓度。
根据本发明的一个实施例，所述多个具有第二导电类型的掺杂区在离漏区最近到离漏区最远的方向上具有逐步降低的掺杂浓度。
根据本发明的实施例，所述形成高压晶体管的方法可以进一步包括：在所述源区周围形成第二阱区的步骤，其中所述第二阱区具有所述的第一导电类型。
根据本发明的实施例，所述形成高压晶体管的方法可以进一步包括：在所述源区附近形成具有第一导电类型的体接触区的步骤。
根据本发明的实施例，所述形成高压晶体管的方法可以进一步包括：在所述第一阱区的一部分上形成厚介电层的步骤；其中所述厚介电层横向地将漏区与栅区及源区隔离；所述栅区的一部分延伸至所述厚介电层上；所述螺旋阻性场板形成于所述厚介电层上，而不再是形成于所述第一隔离层上。
根据本发明的实施例，所述形成高压晶体管的方法可以进一步包括：形成覆盖所述源区、漏区、第一隔离层、栅区以及螺旋阻性场板的第一介电层的步骤；以及形成源电极和漏电极的步骤，其中所述源电极耦接所述源区和所述螺旋阻性场板的第一端，所述漏电极耦接所述漏区和所述螺旋阻性场板的第二端。
根据本发明的实施例，所述形成高压晶体管的方法可以进一步包括：在所述第一介电层上形成栅电极的步骤，其中所述栅电极耦接所述栅区。
根据本发明的一个实施例，所述螺旋阻性场板的第一端耦接所述栅电极和栅区，而不再耦接所述源电极和源区。
利用上述方案，根据本发明实施例的高压晶体管至少具有以下的一个或多个优点：具有改善的击穿电压，可以在不必牺牲其击穿电压的情况下获得较低的导通电阻。与不具有螺旋阻性场板和掩埋层的情况相比，更具本发明实施例的高压晶体管的所述第一阱区可以具有更高的掺杂浓度，从而在保证高压晶体管的击穿电压得到改善或者至少不变的情况下，使高压晶体管的导通电阻能够进一步有效地降低。另外，来自高压晶体管上层的介电层（例如钝化层和/或封装模塑层）中的自由电荷也可以被屏蔽，从而减小其对高压晶体管性能的影响，使高压晶体管的可靠性提高。
附图说明
下面的附图有助于更好地理解接下来对本发明不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本发明一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。
图1示出了根据本发明一个实施例的高压晶体管100的纵向剖面示意图；
图2示出了根据本发明另一实施例的高压晶体管200的纵向剖面示意图；
图3示出了根据本发明另一实施例的高压晶体管300的纵向剖面示意图；
图4示出了根据本发明一个实施例的形成高压晶体管的方法的流程示意图。
具体实施方式
下面将详细说明本发明的一些实施例。在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构和这些电路元件的具体参数，都用于对本发明的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者其他方法、元件、材料等结合的情况下，本发明的实施例也可以被实现。
在本发明的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本发明的实施例可以在不同于本说明书描绘的方向下仍可以运作。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。“在一个实施例中/根据本发明的一个实施例”的用法并不用于特指同一个实施例中，当然也可能是同一个实施例中。除非特别指出，“或”可以涵盖“和/或”的意思。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
如图1所示，为根据本发明一个实施例的高压晶体管100的纵向剖面示意图。高压晶体管100包括：半导体层101，具有第一导电类型（例如：图1中示意为P型）；源区102，具有与所述第一导电类型相反的第二导电类型（例如：图1中示意为N型），该源区102形成于所述半导体层101中，接近半导体层101的上表面，其可能具有较高的掺杂浓度，例如，高于1×1019cm-3；漏区103，具有所述第二导电类型，其形成于所述半导体层101中并与所述源区102相分离，该漏区103可能接近所述半导体层101的上表面而形成，并且可能具有较高的掺杂浓度，例如，高于1×1019cm-3（图1中用一个N+区域示意）；第一隔离层104，形成在位于源区102和漏区103之间的所述半导体层101上；第一阱区105，具有所述的第二导电类型，该第一阱区105形成于所述漏区103的外围，向所述源区102延伸，但与所述源区102相分离；栅区106，形成于接近所述源区102一侧的所述第一隔离层104的一部分之上；螺旋阻性场板107，形成于位于所述漏区103和所述栅区106之间的所述第一隔离层104上，其中该螺旋阻性场板107包括第一端和第二端，分别耦接所述源区102和所述漏区103；以及掩埋层108，形成于所述第一阱区105中，掩埋在位于所述螺旋阻性场板107下方的所述第一阱区105的上表面下方，具有所述的第一导电类型（例如，图1中采用P型掩埋层示意）。
据本发明的一个实施例，所述第一隔离层104可以包括二氧化硅层。根据本发明的其它实施例，所述第一隔离层104可能包括与器件制造工艺相兼容的其它隔离材料。
根据本发明的一个实施例，栅区106可以包括掺杂的多晶硅。根据本发明的其它实施例，栅区106可能包括与器件制造工艺相兼容的其它导电材料（例如：金属、其它半导体、半金属、和/或它们的组合物）。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似材料及其组合物。
根据本发明的一个实施例，螺旋阻性场板107可以包括一个长窄带电阻，其由中等阻抗到高阻抗的多晶硅形成，并且呈螺旋状排布在漏区103和栅区106之间。根据本发明的一个实施例，所述螺旋阻性场板107的每一段的宽度可以为0.4μm~1.2μm，每一段之间的间距可以为0.4μm~1.2μm。根据本发明的其它实施例，螺旋阻性场板107可以采用其它常用方法实现。事实上，在其它的实施例中，螺旋阻性场板107并不一定是螺旋状的，而可以是迂回在漏区103和栅区107之间。在一些实施例中，螺旋阻性场板107可以包含直段，以用来围住带有曲角的矩形区域。因此，“螺旋阻性场板”只是描述性的，并不明示或暗示场板107一定具有螺旋形状。
根据本发明图1所示的示例性实施方式，螺旋阻性场板107可以看作类似于耦接在漏区103和源区102之间的一个大电阻。这样，在高压晶体管100处于关断状态并且漏区103施加有高电压的情况下，螺旋阻性场板107仅允许有很小的泄漏电流从漏区103流到源区102。另外，当漏区103上施加有高电压时，螺旋阻性场板107有助于在漏区103和源区102之间的第一阱区105表面上建立起呈线性分布的电压。这种呈线性分布的电压可以使第一阱区105中建立起均匀的电场分布，从而有效缓减第一阱区105中较强电场区域的形成，使高压晶体管100的击穿电压得到提高。
更进一步地，根据本发明图1所示的示例性实施方式，所述掩埋层108可以看作掩埋的降低表面电场（RESURF）层。所述螺旋阻性场板107和所述掩埋层108有助于将位于所述掩埋层108上方的第一阱区105（第一阱区105的第一部分）耗尽。所述掩埋层108和所述半导体层101有助于将位于所述掩埋层108和所述半导体层101之间的所述第一阱区105（第一阱区105的第二部分）耗尽。在这种情况下，所述第一阱区105、掩埋层108和半导体层101之间的电荷平衡使得该第一阱区105、掩埋层108和半导体层101相互耗尽，从而可以进一步地增大高压晶体管100的击穿电压。同时，与不具有螺旋阻性场板107和掩埋层108的情况相比，所述第一阱区105可以具有更高的掺杂浓度，从而在保证高压晶体管100的击穿电压得到改善或者至少不变的情况下，使高压晶体管100的导通电阻能够进一步有效地降低。
再进一步地，根据本发明图1所示的示例性实施方式，所述螺旋阻性场板107有助于屏蔽来自高压晶体管100上层的介电层（例如钝化层和/或封装模塑层）中的自由电荷对高压晶体管100的影响，从而提高高压晶体管100的可靠性。
根据本发明的一个实施例，仍然参考图1，所述高压晶体管100还可以进一步包括第二阱区109，形成于所述源区102外围，并具有所述的第一导电类型（例如，图1中用P-型体区示意）。所述第二阱区109可以具有比所述半导体层101的掺杂浓度更高的掺杂浓度，从而有助于增大高压晶体管100的阈值电压，并且降低所述第一阱区105和所述源区102之间的击穿泄漏电流。
根据本发明的一个实施例，高压晶体管100还可以进一步包括：第一介电层110，覆盖所述第一隔离层104、所述栅区106和所述螺旋阻性场板107；源电极111，耦接所述源区102；漏电极112，耦接所述漏区103；及栅电极（图1中未示出），耦接所述栅区106。在一个示例性的实施例中，螺旋阻性场板107的第一端通过所述源电极111耦接所述源区102，其第二端通过所述漏电极112耦接所述漏区103。
根据本发明的一个实施例，高压晶体管100可以进一步包括体接触区113，形成于源区102附近，具有所述第一导电类型并且掺杂浓度较高（例如：图1中示意为P+体接触区）。在一个实施例中，体接触区113与所述源区102接触并且可以耦接至所述源电极111，如图1中所示。在另外的实施例中，高压晶体管100可以进一步包括独立的体接触电极（图1中未示出），这样，体接触区113可以与所述源区102分离，并且可以不耦接所述源电极111，而耦接所述体接触电极，从而使所述源区102可能可以比体接触区113承受更高的电压（即，源区102可能可以承受比半导体层101上施加的电压更高的电压）。
根据本发明的一个实施例，螺旋阻性场板107的第一端可以耦接到所述栅区106或者所述体接触区113，作为将其耦接到源区102的两种替代连接方式，螺旋阻性场板107所起的作用是相同的。
图2示出了根据本发明另一实施例的高压晶体管200的纵向剖面示意图。为了简明且便于理解，高压晶体管200中的那些功能上与在高压晶体管100中相同的同样或类似的组件或结构沿用了相同的附图标记。在如图2实施例所示的高压晶体管200中，所述第一阱区105可以包括多个具有所述第二导电类型的掺杂区，其中每个掺杂区的掺杂浓度与其余掺杂区的掺杂浓度不同。在一个实施例中，所述多个具有第二导电类型的掺杂区在离漏区103最近到离漏区103最远的方向上具有逐步降低的掺杂浓度。例如：离漏区103最近的掺杂区可能具有比漏区103的掺杂浓度稍低的掺杂浓度，离漏区103较远的掺杂区可能具有比离漏区103较近的掺杂区稍低的掺杂浓度。这样，高压晶体管200可以具有进一步减小的导通电阻，同时并不会导致其击穿电压的降低。这是因为：所述第一阱区105的该多个具有第二导电类型的掺杂区中，离源区102侧较近的掺杂区具有较低的掺杂浓度，因而可以降低源区102附近被过早击穿的可能性。
在图2所示的示例性实施例中，第一阱区105被示意为包括四个具有所述第二导电类型的掺杂区1051~1054。作为一个例子，如果漏区103被重掺杂且掺杂浓度大于1×1019cm-3，则紧挨漏区103的掺杂区1051具有大约为4×1012cm-3的掺杂浓度，其余掺杂区1052、1053和1054的掺杂浓度依次大约为3×1012cm-3、2×1012cm-3和1×1012cm-3。本领域的技术人员可以理解，所述多个具有第二导电类型的掺杂区的数目、其各自的掺杂浓度以及每个掺杂区的宽度可以根据具体应用需求来确定以使高压晶体管200的性能得到优化。
图3示出了根据本发明另一实施例的高压晶体管300的纵向剖面示意图。为了简明且便于理解，高压晶体管300中的那些功能上与在高压晶体管100及200中相同的同样或类似的组件或结构沿用了相同的附图标记。如图3所示，高压晶体管300可以进一步包括厚介电层114（例如，可以为厚场氧层），其覆盖所述第一阱区105的一部分，并且将漏区103横向地与栅区106及源区102隔离，其中栅区106的一部分可以延伸至厚介电层114之上，并且所述螺旋阻性场板107形成于所述厚介电层114（而不再是第一隔离层104）之上。在一个实施例中，厚介电层114可以包括二氧化硅层。厚介电层114有助于进一步提高高压晶体管300的击穿电压。另外所述栅区106的一部分延伸至所述厚介电层114之上有助于高压晶体管300承受更高的漏区至栅区电压。
根据本发明各实施例及其变形实施方式的高压晶体管的有益效果不应该被认为仅仅局限于以上所述的。根据本发明各实施例的这些及其它有益效果可以通过阅读本发明的详细说明及研究各实施例的附图被更好地理解。
图4示出了根据本发明一个实施例的形成高压晶体管的方法的流程示意图。该方法包括：步骤401，提供具有第一导电类型的半导体层；步骤402，在所述半导体层中形成具有第二导电类型的第一阱区，其中所述第二导电类型与所述第一导电类型相反；步骤403，在所述第一阱区中形成具有所述第二导电类型的漏区，并且在所述半导体层中形成具有所述第二导电类型的源区，其中所述漏区和源区可能具有较高的掺杂浓度；步骤404，在所述第一阱区中形成具有所述第一导电类型的掩埋层，其中所述掩埋层掩埋在所述第一阱区上表面的下方；步骤405，在位于源区和漏区之间的所述第一阱区及所述半导体层上形成第一隔离层；步骤406，在靠近所述源区一侧的所述第一半导体层的部分上形成栅区；以及步骤407，在位于所述漏区和栅区之间的所述第一隔离层上形成螺旋阻性场板，该螺旋阻性场板包括耦接所述源区的第一端和耦接所述漏区的第二端，其中所述掩埋层位于所述螺旋阻性场板的下方。
根据本发明的一个实施例，在步骤402中，所述形成具有第二导电类型的第一阱区的步骤可以包括形成多个具有该第二导电类型的掺杂区的步骤，其中，每个掺杂区可以具有与其余掺杂区不同的掺杂浓度。在一个实施例中，所述多个具有第二导电类型的掺杂区在离漏区最近到离漏区最远的方向上具有逐步降低的掺杂浓度。根据本发明的一个实施例，形成所述多个具有第二导电类型的掺杂区可以采用一个或者两个掩膜层。例如，在一个示例性的实施例中，应用第一掩膜层来形成所述多个具有第二导电类型的掺杂区，其中所述第一掩膜层包括多个具有不同尺寸的开孔，因而在随后的离子注入过程中，尺寸相对较大的开孔可以允许更多的杂质注入半导体层中。因此，位于尺寸相对较大的开孔下方的半导体层比位于尺寸相对较小的开孔下方的半导体层具有更高的掺杂浓度。在一个实施例中，离子注入过程结束后还可以进一步采用扩散步骤（例如：进行高温退火）以使具有浓度梯度的横向掺杂区结构更规整。在一个实施例中，还可以进一步采用具有一个开孔的第二掩膜层来为整个所述的多个具有第二导电类型的掺杂区引入背景掺杂浓度，以进一步整体上提高这些掺杂区的掺杂浓度。
根据本发明的一个实施例，形成所述螺旋阻性场板与所述栅区可以共享同一层以便节省工艺步骤及成本。例如，在步骤406，可以先在第一隔离层上形成轻掺杂或者未掺杂的多晶硅层，然后在该多晶硅层中注入第一剂量的N型和/或P型杂质（例如，注入剂量大概在1×1014cm-3到1×1015cm-3的硼）以获得合适的薄膜电阻（例如，1kohms/square到10kohms/square），使其可以用于形成所述螺旋阻性场板。紧接着，可以对掺杂后的多晶硅层进行掩膜并刻蚀以形成所述螺旋阻性场板及所述栅区，之后在栅区中注入具有更高浓度的第二剂量的N型和/或P型杂质，例如采用与源区/漏区相同的离子注入。
根据本发明的一个实施例，所述形成高压晶体管的方法还可以进一步包括：步骤408，形成覆盖所述源区、漏区、第一隔离层、栅区以及螺旋阻性场板的第一介电层；以及步骤409，形成源电极和漏电极，其中源电极耦接所述源区和所述螺旋阻性场板的第一端，漏电极耦接所述漏区和所述螺旋阻性场板的第二端。
根据本发明的一个实施例，所述形成高压晶体管的方法还可以进一步包括：形成栅电极的步骤（例如，可以在步骤409中进一步实现），其中所述栅电极与所述栅区耦接。在一个实施例中，所述螺旋阻性场板的第一端可以耦接所述栅区（例如，通过所述栅电极），而不再耦接所述漏区。
根据本发明的一个实施例，所述形成高压晶体管的方法还可以进一步包括：在所述源区周围形成第二阱区的步骤，其中所述第二阱区具有所述的第一导电类型（例如，可以在步骤403中进一步实现）。
根据本发明的一个实施例，所述形成高压晶体管的方法还可以进一步包括：在所述源区附近形成具有第一导电类型的体接触区的步骤（例如，可以在步骤403中进一步实现），该体接触区具有较高的掺杂浓度，并且与所述源区和所述源电极耦接。在另外的实施例中，所述形成高压晶体管的方法还可以进一步包括：形成体接触电极的步骤，其中所述体接触区与所述源区隔离，所述体接触电极与所述源电极分离，所述体接触区耦接所述体接触电极，而不再耦接所述源电极。
根据本发明的一个实施例，所述形成横向高压晶体管的方法还可以进一步包括：在所述第一阱区的一部分上形成厚介电层的步骤（例如，可以在步骤405中进一步实现），其中所述厚介电层横向地将漏区与栅区及源区隔离，并且在步骤406中形成的所述栅区的一部分可以延伸至所述厚介电层上。在这种情况下，步骤407中，所述形成螺旋阻性场板的步骤会有所变化，所述螺旋阻性场板将形成于所述厚介电层上，而不再是形成于所述第一隔离层上。
以上对根据本发明各实施例及其变形实施方式形成高压晶体管的方法及步骤的描述仅为示例性的，并不用于对本发明进行限定。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本发明清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。
虽然本说明书中以N沟道横向高压晶体管为例对根据本发明各实施例的高压晶体管及其制造方法进行了示意与描述，但这并不意味着对本发明的限定，本领域的技术人员应该理解这里给出的结构及原理同样适用于P沟道横向高压晶体管及其它类型的半导体材料及半导体器件。
因此，上述本发明的说明书和实施方式仅仅以示例性的方式对本发明实施例的高压晶体管器件及其制造方法进行了说明，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。

Claims (20)

1.一种高压晶体管，包括：
半导体层，具有第一导电类型；
源区，具有与所述第一导电类型相反的第二导电类型，该源区位于所述半导体层中；
漏区，具有所述第二导电类型，该漏区位于所述半导体层中并与所述源区相分离；
第一隔离层，形成在位于所述源区和漏区之间的所述半导体层上；
第一阱区，具有所述的第二导电类型，该第一阱区环绕所述漏区形成，向所述源区延伸，但与所述源区相分离；
栅区，形成在位于所述第二阱区和与该第二阱区邻近的部分第一阱区之上的所述第一隔离层上；以及
螺旋阻性场板，形成在位于所述漏区和所述栅区之间的所述第一隔离层上，其中所述螺旋阻性场板包括第一端和第二端，所述第一端耦接所述源区，所述第二端耦接所述漏区；以及
掩埋层，形成于所述第一阱区中，掩埋在位于所述螺旋阻性场板下方的所述第一阱区中，具有所述的第一导电类型。
2.如权利要求1所述的高压晶体管，其特征在于，所述第一阱区包括位于所述螺旋阻性场板和所述掩埋层之间的第一部分，以及位于所述掩埋层和所述半导体层之间的第二部分。
3.如权利要求2所述的横向高压晶体管，其特征在于，所述螺旋阻性场板和所述掩埋层用于耗尽所述第一阱区的第一部分，所述掩埋层和所述半导体层用于耗尽所述第一阱区的第二部分。
4.如权利要求1所述的高压晶体管，其特征在于，所述第一阱区可以包括多个具有所述第二导电类型的掺杂区，其中每个掺杂区的掺杂浓度与其余掺杂区的掺杂浓度不同。
5.如权利要求1所述的高压晶体管，其特征在于，所述第一阱区包括多个具有所述第二导电类型的掺杂区，其中所述多个具有第二导电类型的掺杂区在离漏区最近到离漏区最远的方向上具有逐步降低的掺杂浓度。
6.如权利要求1所述的高压晶体管，特征在于进一步包括：
第二阱区，具有所述第一导电类型，并且形成于所述源区的外围。
7.如权利要求1所述的高压晶体管器件，其特征在于进一步包括：
体接触区，形成于所述源区附近，具有所述第一导电类型，并且与所述源电极耦接。
8.如权利要求7所述的高压晶体管，其特征在于，所述螺旋阻性场板的第一端与所述体接触区耦接，而不再与所述源区耦接。
9.如权利要求1所述的高压晶体管，其特征在于，所述螺旋阻性场板的第一端与所述栅区耦接，而不再与所述源区耦接。
10.如权利要求1所述的高压晶体管，其特征在于，进一步包括：
第一介电层，覆盖所述第一隔离层、所述栅区和所述螺旋阻性场板；
源电极，耦接所述源区；
漏电极，耦接所述漏区；以及
栅电极，耦接所述栅区。
11.如权利要求1所述的横向高压晶体管，其特征在于，进一步包括：
厚介电层，覆盖所述第一阱区的一部分，将所述漏区横向地与所述栅区及所述源区隔离；其中，
所述栅区的一部分延伸至所述厚介电层之上；并且
所述阻性螺旋场板形成于所述厚介电层之上，而不再是形成于所述第一隔离层上。
12.一种形成高压晶体管的方法，包括：
提供具有第一导电类型的半导体层的步骤；
提供具有第一导电类型的半导体层；
在所述半导体层中形成具有第二导电类型的第一阱区的步骤，其中所述第二导电类型与所述第一导电类型相反；
在所述第一阱区中形成具有所述第二导电类型的漏区的步骤；
在所述半导体层中形成具有所述第二导电类型的源区的步骤；
在所述第一阱区中形成具有所述第一导电类型的掩埋层的步骤，其中所述掩埋层掩埋在所述第一阱区上表面的下方；
在位于源区和漏区之间的所述第一阱区及所述半导体层上形成第一隔离层的步骤；
在靠近所述源区一侧的所述第一半导体层的部分上形成栅区的步骤；以及
在位于所述漏区和栅区之间的所述第一隔离层上形成螺旋阻性场板的步骤，该螺旋阻性场板包括第一端和第二端，所述第一端耦接所述源区，所述第二端耦接所述漏区，并且所述掩埋层位于所述螺旋阻性场板下方。
13.如权利要求12所述的方法，其特征在于，在所述半导体层中形成所述第一阱区的步骤包括：
在所述半导体层中形成多个具有所述第二导电类型的掺杂区，其中每个掺杂区具有与其余掺杂区不同的掺杂浓度。
14.如权利要求12所述的方法，其特征在于，在所述半导体层中形成所述第一阱区的步骤包括：
在所述半导体层中形成多个具有所述第二导电类型的掺杂区，其中所述多个具有第二导电类型的掺杂区在离漏区最近到离漏区最远的方向上具有逐步降低的掺杂浓度。
15.如权利要求12所述的方法，其特征在于，进一步包括在所述源区周围形成第二阱区的步骤，其中所述第二阱区具有所述的第一导电类型。
16.如权利要求12所述的方法，其特征在于，进一步包括：
在所述源区附近形成具有第一导电类型的体接触区的步骤。
17.如权利要求12所述的方法，其特征在于，进一步包括：
在所述第一阱区的一部分上形成厚介电层的步骤；其中
所述厚介电层横向地将漏区与栅区及源区隔离；
所述栅区的一部分延伸至所述厚介电层上；
所述螺旋阻性场板形成于所述厚介电层上，而不再是形成于所述第一隔离层上。
18.如权利要求12所述的方法，其特征在于，进一步包括：
形成覆盖所述源区、漏区、第一隔离层、栅区以及螺旋阻性场板的第一介电层的步骤；以及
形成源电极和漏电极的步骤，其中所述源电极耦接所述源区和所述螺旋阻性场板的第一端，所述漏电极耦接所述漏区和所述螺旋阻性场板的第二端。
19.如权利要求18所述的方法，其特征在于，进一步包括：
在所述第一介电层上形成栅电极的步骤，其中所述栅电极耦接所述栅区。
20.如权利要求19所述的方法，其特征在于，进一步包括：
所述螺旋阻性场板的第一端耦接所述栅电极和栅区，而不再耦接所述源电极和源区。
CN2012102058506A 2011-12-21 2012-06-21 横向高压晶体管及其制造方法 Pending CN102738241A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/332,862 US20130161740A1 (en) 2011-12-21 2011-12-21 Lateral High-Voltage Transistor with Buried Resurf Layer and Associated Method for Manufacturing the Same
US13/332,862 2011-12-21

Publications (1)

Publication Number Publication Date
CN102738241A true CN102738241A (zh) 2012-10-17

Family

ID=46993404

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2012102058506A Pending CN102738241A (zh) 2011-12-21 2012-06-21 横向高压晶体管及其制造方法
CN2012202927032U Expired - Lifetime CN202816953U (zh) 2011-12-21 2012-06-21 横向高压晶体管

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2012202927032U Expired - Lifetime CN202816953U (zh) 2011-12-21 2012-06-21 横向高压晶体管

Country Status (3)

Country Link
US (1) US20130161740A1 (zh)
CN (2) CN102738241A (zh)
TW (1) TWI542004B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725070A (zh) * 2020-07-16 2020-09-29 杰华特微电子（杭州）有限公司 半导体器件的制作方法及半导体器件

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161740A1 (en) * 2011-12-21 2013-06-27 Donald R. Disney Lateral High-Voltage Transistor with Buried Resurf Layer and Associated Method for Manufacturing the Same
US9219146B2 (en) 2013-12-27 2015-12-22 Monolithic Power Systems, Inc. High voltage PMOS and the method for forming thereof
JP6344137B2 (ja) * 2014-08-19 2018-06-20 富士電機株式会社 半導体装置及びその製造方法
KR102286014B1 (ko) 2015-11-23 2021-08-06 에스케이하이닉스 시스템아이씨 주식회사 개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자
US9799764B2 (en) * 2015-12-31 2017-10-24 Sk Hynix System Ic Inc. Lateral power integrated devices having low on-resistance
US10262938B2 (en) * 2017-08-31 2019-04-16 Vanguard International Semiconductor Corporation Semiconductor structure having conductive layer overlapping field oxide
CN110610994B (zh) * 2019-07-17 2023-03-31 成都芯源系统有限公司 一种横向双扩散金属氧化物半导体场效应晶体管
WO2022034423A1 (en) 2020-08-10 2022-02-17 Silanna Asia Pte Ltd Ultra-high voltage resistor with voltage sense
TWI794969B (zh) * 2021-09-13 2023-03-01 旺宏電子股份有限公司 半導體元件及其製造方法
US11742422B2 (en) 2021-09-13 2023-08-29 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382826A (en) * 1993-12-21 1995-01-17 Xerox Corporation Stacked high voltage transistor unit
US20020050613A1 (en) * 1996-11-05 2002-05-02 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6680515B1 (en) * 2000-11-10 2004-01-20 Monolithic Power Systems, Inc. Lateral high voltage transistor having spiral field plate and graded concentration doping
CN1819149A (zh) * 2005-01-25 2006-08-16 半导体元件工业有限责任公司 高压传感器装置及其方法
US20100025756A1 (en) * 2008-07-30 2010-02-04 Yue Fu Dual Current Path LDMOSFET with Graded PBL for Ultra High Voltage Smart Power Applications
CN202816953U (zh) * 2011-12-21 2013-03-20 成都芯源系统有限公司 横向高压晶体管

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382826A (en) * 1993-12-21 1995-01-17 Xerox Corporation Stacked high voltage transistor unit
US20020050613A1 (en) * 1996-11-05 2002-05-02 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6680515B1 (en) * 2000-11-10 2004-01-20 Monolithic Power Systems, Inc. Lateral high voltage transistor having spiral field plate and graded concentration doping
CN1819149A (zh) * 2005-01-25 2006-08-16 半导体元件工业有限责任公司 高压传感器装置及其方法
US20100025756A1 (en) * 2008-07-30 2010-02-04 Yue Fu Dual Current Path LDMOSFET with Graded PBL for Ultra High Voltage Smart Power Applications
CN202816953U (zh) * 2011-12-21 2013-03-20 成都芯源系统有限公司 横向高压晶体管

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725070A (zh) * 2020-07-16 2020-09-29 杰华特微电子（杭州）有限公司 半导体器件的制作方法及半导体器件

Also Published As

Publication number Publication date
US20130161740A1 (en) 2013-06-27
TW201334186A (zh) 2013-08-16
TWI542004B (zh) 2016-07-11
CN202816953U (zh) 2013-03-20

Similar Documents

Publication Publication Date Title
CN102738241A (zh) 横向高压晶体管及其制造方法
CN111933710B (zh) 碳化硅器件的元胞结构、其制备方法及碳化硅器件
CN203205426U (zh) 横向晶体管
CN203325912U (zh) 高压器件
US8304329B2 (en) Power device structures and methods
JP5692382B2 (ja) 高耐圧半導体装置
US10096700B2 (en) Power semiconductor device comprising trench structures
JP3979258B2 (ja) Ｍｉｓ半導体装置およびその製造方法
EP4254503A1 (en) Cellular structure of silicon carbide device, method for preparation thereof, and silicon carbide device
US9362351B2 (en) Field effect transistor, termination structure and associated method for manufacturing
CN102751330A (zh) 横向高压器件及其制造方法
CN204257658U (zh) 场效应晶体管和边缘结构
US10340377B2 (en) Edge termination for super-junction MOSFETs
KR101450437B1 (ko) Ldmos 소자와 그 제조 방법
JP5036479B2 (ja) 縦型ｍｏｓｆｅｔ構造の半導体装置
US20130200499A1 (en) Semiconductor device
US8450801B2 (en) Lateral-diffusion metal-oxide-semiconductor device
JP2007129097A (ja) 半導体装置およびその製造方法
US9553188B1 (en) High-voltage semiconductor device with finger-shaped insulation structure
CN115621321A (zh) 准垂直型功率器件的结构、制造方法及电子设备
CN109119465B (zh) 用于嵌入式存储器应用的横向扩散mosfet
JP2010245339A (ja) 半導体装置
US9780171B2 (en) Fabricating method of lateral-diffused metal oxide semiconductor device
US20140117441A1 (en) Power device structures and methods
TWI577020B (zh) 高壓金氧半導體電晶體元件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C05 Deemed withdrawal (patent law before 1993)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121017