CN102738210A - 一种半导体装置及其制造方法 - Google Patents
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Abstract
本发明公开了一种沟槽结构的半导体装置，在N型导电半导体材料表面含有沟槽；在沟槽之间半导体材料上部整个区域为P型导电材料区，在P型导电材料区上表面为钝化层；在沟槽底部边缘拐角处的半导体材料体内，为P型导电材料区；在沟槽的侧壁和底部N型导电半导体材料表面是肖特基势垒结。本发明还提供了一种半导体装置的制造方法，通过的本发明的半导体装置制造方法，可通过两次光刻工艺制造出一种快恢复二极管。
Description
技术领域
本发明涉及到半导体功率器件，特别涉及到一种沟槽结构的半导体器件；本发明还涉及到半导体装置的制造方法。
背景技术
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到沟槽结构的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有反向漏电流大，不能被应用于高压环境等缺点。
结势垒型肖特基的发明人B J Baliga 1993年提出了一种沟槽结构的肖特基器件Trench Schottky Barrier Schottky(L.Tu and B.J.Baliga，U.S.Patent#5,262,668，Issued November 16，1993.)，如图1所示，器件的表面为沟槽结构，在整个器件的表面和沟槽的底部和侧壁的表面都是肖特基势垒结，此种结构沟槽结构的肖特基器件与传统肖特基器件相比提高了肖特接结的面积，从而提交器件的电流密度和正向压降。但是此结构在加反向偏压时，虽然沟槽内壁使用高势垒肖特基结，但在沟槽底部边缘拐角的半导体体内电场强度易沟槽的形状影响而过大，造成器件的反向击穿特性不好；同时在肖特基结形成工艺中，淀积的势垒金属易在沟槽底部的拐角处形成的空洞，因此在此处不能形成肖特基势垒结，从而影响器件的电参数和可靠性。
发明内容
本发明是根据此问题而开发的，目的在于降低器件的正向压降反向漏电流和减少工艺上易形成的产品缺陷。
本发明的半导体装置，包括：N型导电半导体材料；在N型导电半导体材料表面含有沟槽；在沟槽之间半导体材料上部整个区域为P型导电材料区，在P型导电材料区上表面为钝化层；在沟槽底部边缘拐角处的半导体材料体内，为P型导电材料区；在沟槽的侧壁和底部N型导电半导体材料表面是肖特基势垒结。其中所述的在沟槽底部边缘拐角处的P型导电材料区之间为N型半导体材料。
本发明的半导体装置的一种制造方法，包括如下步骤：1)在N型导电半导体材料表面形成硬掩模版，在待形成沟槽区表面去除硬掩模版；2)进行P型杂质扩散工艺，在所开窗口下面的硅体内形成P型导电材料区；3)以硬掩模版作为保护层刻蚀半导体材料形成沟槽；4)在沟槽内壁的表面生长氧化层，然后淀积氮化硅；5)刻蚀去除沟槽底部氮化硅，同时也要保留在沟槽侧壁的氮化硅；6)高温氧化，在沟槽底部形成厚氧化层；7)去除氮化硅，腐蚀氧化层；8)注入P型杂质然后退火，在沟槽底部边缘形成P型导电材料区；9)去除沟槽内壁表面氧化层，同时去除部分半导体材料上表面的氧化层，在沟槽内壁表面覆盖势垒金属；10)通过烧结工艺，在沟槽内壁的N型导电半导体材料表面形成肖特基势垒结。
如上所述，本发明的半导体装置以及制造方法，其中肖特基的面积因沟槽侧壁和底部的肖特基结而增加，因此提高了单位面积的电流密度；当加反向偏压时，在沟槽底部边缘拐角的硅体内的P型导电材料区，改变了电力线的分布，降低了在沟槽底部拐角处和肖特基结附近的电场强度，改善了器件的反向击穿特性，提高了反向击穿电压，降低了反向漏电流；与传统的生产工艺技术相比，通过本发明结构，去除了因淀积势垒金属工艺易在沟槽底部拐角处形成的空洞从而不能在此形成肖特基势垒结的风险，提高了器件可靠性；在沟槽之间半导体材料上部区域整个为P型导电材料区可增加器件在正向导通时电导调制效应；同时应用本发明半导体装置的制造方法可以减少光刻版的使用次数，也可实现对P型导电材料区的自对准杂质注入，P型区的注入面积不受光刻线宽限制，降低了对光刻工艺线宽的要求，因此可以节约单个元胞面积，提高器件电流密度，实现器件小型化。
附图说明
图1为一种已有的沟槽结构的肖特基器件(Trench Schottky BarrierSchottky)单元胞的剖面示意图；
图2为本发明的半导体装置单元胞的剖面示意图；
图3为本发明半导体装置第一种实施方式工艺第二步的剖面示意图；
图4为本发明半导体装置第一种实施方式工艺第四步的剖面示意图；
图5为本发明半导体装置第一种实施方式工艺第五步的剖面示意图；
图6为本发明半导体装置第一种实施方式工艺第六步的剖面示意图；
图7为本发明半导体装置第一种实施方式工艺第七步的剖面示意图；
图8为本发明半导体装置第一种实施方式工艺第九步的剖面示意图；
图9为应用本发明的半导体装置及其第二种实施方式制造方法制造的快恢复二极管的剖面示意图；
附图标记说明
1、N型导电半导体材料；
2、沟槽底部P型导电材料区；
3、肖特基势垒结；
4、P型导电材料区；
5、氧化层；
6、氮化硅；
7、表面金属层；
8、N型衬底层。
具体实施方式
图2为本发明的半导体装置的单个元胞的剖面示意图，其中包括：N型导电半导体材料1，为轻掺杂的N导电类型硅半导体材料，在N型导电半导体材料上表面为P型导电材料区4，同时通过刻蚀工艺形成沟槽的深度大于P型导电材料区4的深度；沟槽底部P型导电材料区2，位于沟槽底部边缘拐角处的半导体材料体内；在沟槽的侧壁和底部N型导电半导体材料表面是肖特基势垒结3；氧化层5，位于沟槽间的半导体材料表面。
其制作工艺包括如下步骤：第一步，在N型导电半导体材料表面形成硬掩模版，在待形成沟槽区表面去除硬掩模版；第二步，在N型导电半导体材料1表面进行P型杂质扩散工艺，表面形成P型导电材料区4，如图3所示；第三步，以硬掩模版作为保护层刻蚀硅形成沟槽；第四步，然后在沟槽内壁的硅表面生长氧化层5，然后淀积氮化硅6，如图4所示；第五步，刻蚀去除沟槽底部氮化硅6，同时也要保留在沟槽侧壁的氮化硅6，如图5所示；第六步，高温氧化，在沟槽底部形成厚氧化层5，如图6所示；第七步，去除氮化硅6，腐蚀氧化层5，同时要保留沟槽底部氧化层5具有一定的厚度以阻挡在沟槽底部中心区域的杂质注入，如图7所示；第八步，注入P型杂质然后退火，在沟槽底部边缘形成沟槽底部P型导电材料区2；第九步，去除表面氧化层5，同时去除部分半导体材料上表面的氧化层，如图8所示，然后在沟槽内壁表面覆盖势垒金属；第十步，通过烧结工艺，在沟槽内壁的N型材料表面形成肖特基势垒结3，如图2所示。
下面应用本发明的半导体装置及其制造方法制造一种快恢复二极管器件，图9为应用本发明的半导体装置及其制造方法制造的快恢复二极管的剖面示意图，包括：N型衬底层8，为重掺杂的N导电类型硅半导体材料，磷原子的掺杂浓度为3E19CM-3；N型导电半导体材料1，为轻掺杂的N导电类型硅半导体材料，磷原子的掺杂浓度为4E14CM-3，厚度为40μm，位于N型衬底层8之上；P型导电材料区4的结深为1.6um；通过刻蚀工艺，在N型导电半导体材料1上表面形成了沟槽，沟槽的深度宽度以及沟槽间距都为3μm；氧化层5，位于电半导体材料的上表面，为二氧化硅；沟槽底部P型导电材料区2，位于沟槽底部边缘的硅体内，为P传导类型的硅半导体材料，结深为0.7um；肖特基势垒结3，位于N型导电类型硅半导体材料的表面，在P型导电类型的硅半导体材料的表面为欧姆接触；表面金属层7，位于器件的表面，为铝金属，为器件引出电极。
应用本发明的半导体装置及其制造方法制造一种快恢复二极管器件，其制作工艺包括如下步骤：首先在硅N型衬底层8上，通过外延生长形成N型导电半导体材料1；进行初始氧化形成表面氧化层5；经一次光刻腐蚀工艺后，在N型导电半导体材料1表面窗口进行硼杂质扩散工艺，形成P型导电材料区4；以氧化层5作为保护层刻蚀硅形成沟槽；通过氧化工艺在沟槽表面生长氧化层5，淀积覆盖一层氮化硅6；通过干法刻蚀去除沟槽底部氮化硅6，同时也去除了器件上表面的氮化硅6；通过高温氧化工艺，在沟槽底部形成较厚氧化层5；通过湿法腐蚀工艺去除沟槽侧壁上的氮化硅6，然后湿法腐蚀一定厚度的氧化层5；注入硼离子退火，在沟槽底部边缘形成沟槽底部P型导电材料区2；湿法腐蚀去除器件接触区的表面氧化层，同时保留一定厚度器件上表面氧化层5；在沟槽内壁和半导体材料表面覆盖势垒金属，通过烧结工艺，在沟槽内壁的N型半导体材料表面形成肖特基势垒结3；湿法腐蚀去除势垒金属，然后在淀积一层铝作为表面金属层7，然后通过二次光刻腐蚀工艺在器件边缘去除表面金属层7，此时器件剖面图如图8所示。
如上所述，当器件加反偏电压时，沟槽底部P型导电材料区2和P型导电材料区4形成的耗尽区域快速蔓延，当耗尽区发生交叠时，沟槽底部和侧壁的肖特基势垒结表面的电场强度随反向偏压的增加而基本保持不变，反向偏压加载在沟槽底部P型导电材料区2所形成的PN结上，因此本实施的快恢复二极管器件可以实现400V反向击穿电压，而传统的肖特基结因镜象力的原因，反向击穿电压选择应用上一般不超过250V，当器件正向导通时沟槽底部P型导电材料区2和P型导电材料区4向漂移区注入空穴形成电导调制作用，从而降低器件的正向导通电阻；同时通过本发明的制造方法使用两次光刻制造出快恢复二极管器件，与传统结构相比可以降低器件的制造成本。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，而由所附的权利要求的精神和范围而限定。
Claims (6)
1.一种半导体装置，包括：
N型导电半导体材料；在N型导电半导体材料表面含有沟槽；在沟槽之间半导体材料上部整个区域为P型导电材料区，在P型导电材料区上表面为钝化层；在沟槽底部边缘拐角处的半导体材料体内，为P型导电材料区；在沟槽的侧壁和底部N型导电半导体材料表面是肖特基势垒结。
2.如权利要求1所述的半导体装置，其特征在于：所述的沟槽的是具有垂直侧壁的结构。
3.如权利要求1所述的半导体装置，其特征在于：所述的在沟槽底部边缘拐角处的P型导电材料区之间为N型半导体材料。
4.如权利要求1所述的半导体装置的制造方法，其特征在于：包括如下步骤：
1)在N型导电半导体材料表面形成硬掩模版，在待形成沟槽区表面去除硬掩模版；
2)进行P型杂质扩散工艺，在所开窗口下面的硅体内形成P型导电材料区；
3)以硬掩模版作为保护层刻蚀半导体材料形成沟槽；
4)在沟槽内壁的表面生长氧化层，然后淀积氮化硅；
5)刻蚀去除沟槽底部氮化硅；
6)高温氧化，在沟槽底部形成厚氧化层；
7)去除氮化硅，腐蚀氧化层；
8)注入P型杂质然后退火，在沟槽底部边缘形成P型导电材料区；
9)去除沟槽内壁表面氧化层，同时去除部分半导体材料上表面的氧化层，在沟槽内壁表面覆盖势垒金属；
10)通过烧结工艺，在沟槽内壁的N型导电半导体材料表面形成肖特基势垒结。
5.如权利要求4所述的制造方法，其特征在于：所述的刻蚀去除沟槽底部氮化硅，使用干法刻蚀工艺，同时也要保留在沟槽侧壁的氮化硅。
6.如权利要求4所述的制造方法，其特征在于：所述的注入前腐蚀氧化层时，要保留沟槽底部氧化层具有一定的厚度，以阻挡在沟槽底部中心区域的杂质注入。
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| CN103531616A (zh) * | 2013-10-30 | 2014-01-22 | 国家电网公司 | 一种沟槽型快恢复二极管及其制造方法 |
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
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