CN102710227A

CN102710227A - 运算放大器

Info

Publication number: CN102710227A
Application number: CN2011100848873A
Authority: CN
Inventors: 曾柏瑜; 黄如琳; 梁可骏
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2011-03-28
Filing date: 2011-03-28
Publication date: 2012-10-03

Abstract

一种运算放大器，响应于输入电压信号产生输出电压信号驱动负载，运算放大器包括第一、第二输入级、第二级及输出致能开关。第一输入级根据输入及输出电压信号的瞬时电压提供第一中间信号。第二输入级根据输入及输出电压信号的稳态电压提供第二中间信号。第二级在瞬时及稳态期间中根据第一及第二中间信号提供输出电压信号至输出节点。输出致能开关耦接于输出节点及负载之间，并于输出致能期间中致能，以提供输出电压信号驱动负载。

Description

运算放大器

技术领域

本发明是有关于一种运算放大器，且特别是有关于一种可避免发生可靠度问题的运算放大器。

背景技术

在现有技术中，运算放大器时常被用来做为电压缓冲器，以对其后连接的负载电路进行电压驱动。一般来说，电压缓冲器包括差动输入晶体管电路及增益级，其分别针对输入信号及输出信号放大得到第一放大信号及根据第一放大信号进行增益放大得到输出信号。一般来说，输出信号的电平追随输入信号的电平。

然而在实际操作情形中，输入信号及输出信号因其的电流驱动能力及负载大小的不同，导致输出信号及输入信号的电平切换速度不同步。长期来说，前述电平切换速度不同步将导致此差动输入晶体管电路中的晶体管发生不同程度的组件特性退化，导致运算放大器整体的偏移电压(Offset Voltage)增加而其的可靠度及寿命对应地降低。-

发明内容

本发明有关于一种运算放大器，相较于传统运算放大器，本发明相关的运算放大器具有可有效地避免其中差动输入发生不一致的组件特性退化、抑制运算放大器的偏移电压(Offset Voltage)及提升运算放大器的可靠度及寿命的优点。

根据本发明的第一方面，提出一种运算放大器，用以响应于输入电压信号产生输出电压信号驱动负载，运算放大器包括第一输入级、第二输入级、输出节点、第二级及输出致能开关。第一输入级响应于第一频率信号于输入及输出电压信号对应的瞬时期间中为致能，以根据输入及输出电压信号的瞬时电压提供第一中间信号。第二输入级响应于第二频率信号于输入及输出电压信号对应的稳态期间中为致能，以根据输入及输出电压信号的稳态电压提供第二中间信号。第二级耦接至输出节点，并分别在瞬时及稳态期间中根据第一及第二中间信号提供输出电压信号至输出节点。输出致能开关耦接于输出节点及负载之间，输出致能开关响应于第三频率信号于输出致能期间中为致能，以提供输出电压信号驱动负载。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明实施例的运算放大器的方块图。

图2绘示乃图1中输入级12的详细电路图。

图3绘示乃图1中输入级14的详细电路图。。

图4绘示乃图1的运算放大器1的相关信号时序图。

图5绘示乃图1的输入级12的另一详细电路图。

图6绘示乃图1的输入级12的再一详细电路图。

图7绘示乃图1的输入级12的再一详细电路图。

图8绘示乃图1中输入级14的另一详细电路图。

图9绘示乃图1中输入级14的再一详细电路图。

主要组件符号说明：

1：运算放大器

2：负载

12、14、22、32、42、34、44：输入级

16：第二级

17：输出致能开关

18：控制电路

12a、14a、22a、32a、42a、34a、44a：电流路径开关单元

12b、14b、22b、32b、42b、34b、44b：差动输入晶体管电路

SW、14_sw1、14_sw2、22_sw1、22_sw2、32_sw1、32_sw2、34_sw1、34_sw2：开关

CS：电流源

Tx、14_Tx1、22_Tx1、32_Tx1、34_Tx1：晶体管

Ix1、Ix2：电流源

具体实施方式

本实施例的运算放大器选择性地在输入或输出信号的瞬时状况及稳态状况下，应用不同的输入级电路来进行输入信号及输出信号的放大操作。

请参照图1，其绘示依照本发明实施例的运算放大器的方块图。运算放大器1用以响应于输入电压信号Vin产生输出电压信号Vout驱动负载2。运算放大器1包括输入级12、14、输出节点N、第二级16及输出致能开关17。

输入级12响应于频率信号CK2，于输入及输出电压信号Vin及Vout对应的瞬时期间TPt中为致能，以根据输入及输出电压信号Vin及Vout的瞬时电压提供中间信号Vil。请参照图2，其绘示乃图1的输入级12的详细电路图。输入级12例如包括电流路径开关单元12a及差动输入晶体管电路12b。电流路径开关单元12a响应于频率信号CK2，在瞬时期间中提供偏压电流信号Ib。举例来说，电流路径开关单元12a中包括开关SW及电流源CS。差动输入晶体管电路12b响应于偏压电流信号Ib为致能，以对输入及输出电压信号Vin及Vout进行放大来产生第一中间信号Sil。举例来说，差动输入晶体管电路12b以N型金氧半(Metal OxideSemiconductor，MOS)晶体管来实现。

输入级14响应于频率信号CK1于输入及输出电压信号Vin及Vout对应的稳态期间TPs中为致能，以根据输入及输出电压信号Vin及Vout的稳态电压提供中间信号Vi2。请参照图3，其绘示乃图1的输入级14的详细电路图。输入级14例如包括电流路径开关单元14a及差动输入晶体管电路14b。电流路径开关单元14a响应于频率信号CK1在稳态期间TPs中提供偏压电流信号Ib′及Ib″。举例来说，电流路径开关单元14a中包括电流源Ix、14_Tx1开关14_sw1及14_sw2，电流源Ix提供电流信号Ib′。开关14_sw1响应于致能的频率信号CK1为导通，以提供高电平参考电压信号VBN至晶体管14_Tx1的栅极。开关14_sw2响应于致能的反相频率信号CK1B(即是频率信号CK1的反相信号)为导通，以提供电源电压信号VSS至晶体管14_Tx1的栅极。

晶体管14_Tx1例如为N型MOS晶体管，其中当频率信号CK1为非致能而反相频率信号CK1B(即是频率信号CK1的反相信号)为致能时，晶体管14_Tx1的栅极接收电源电压信号VSS，而晶体管14_Tx1对应地为截止；当频率信号CK1为致能而反相频率信号CK1B为非致能时，晶体管14_Tx1的栅极接收高电平参考电压信号VBN，而晶体管14_Tx1对应地导通，以提供偏压电流信号Ib″。

差动输入晶体管电路14b响应于偏压电流信号Ib′及Ib″为致能，以对输入及输出电压信号Vin及Vout进行放大来产生中间信号Si2。举例来说，中间信号Sil包括信号成分Si2+及Si2-。

第二级16耦接至输出节点N，第二级16在瞬时期间TPt中根据中间信号Sil提供输出电压信号Vout至输出节点N；在稳态期间TPs中根据中间信号Si2提供输出电压信号Vout至输出节点N。举例来说，第二级16中包括运算放大器1中的增益级电路及输出级电路(未绘示)。

输出致能开关17耦接于输出节点N及负载2之间。输出致能开关17响应于频率信号CK3于输出致能期间TPoe中为致能，以根据输出电压信号Vout提供驱动电压信号Vol驱动负载2。

举例来说，运算放大器1中更包括控制电路18，其分别提供频率信号CK1-CK3来控制输入级12、14及输出致能开关17的切换操作。

请参照图4，其绘示乃图1的运算放大器1的相关信号时序图。举例来说，瞬时期间TPt及稳态期间TPs于彼此于子期间dt2中为部份重迭(Overlapped)，于其中时序信号CK1及CK2均对应至致能电平(例如是高信号电平)，以控制输入级12及14同时为致能，以避免发生输入级12及14同时为非致能或临界致能，导致驱动电压信号Vol的电平发生错误。

然而，这样的作法仅为本发明的一较佳实施例，而非本发明的限制。举例来说，瞬时期间与稳态期间不互相重迭的情况下虽可能造成驱动电压信号Vol的电平短暂发生错误，但仍然可以如此应用于实际应用中；换言之，瞬时期间与稳态期间的时序(timing)重迭、切齐、或不重迭均不会严重影响本发明的运作。

举例来说，瞬时期间TPt中更包括子期间Tp1，其触发在时序信号CK3及CK1的上升缘(Rising Edge)之间，即是输出致能期间TPoe的起始时点及稳态期间TPs的起始时点。由于输出致能开关17响应于时序信号CK3于输出致能期间TPoe中为导通，以根据输出电压信号Vout更新驱动电压信号Vol的电平，使得输出电压信号Vout的电平在输出致能期间TPoe的起始时点起一段时间内会发生电压电平偏移而不等于输入电压信号Vin的情形。据此，在图4所示的操作实例中，输入级14于输出致能开关17导通后延迟一段子期间Tp1始为导通，以避免前述输出电压信号Vout电平偏移的情形造成输入级14中输入晶体管的组件特性退化。

请参照图5，其绘示乃图1的输入级的另一详细电路图。在其它例子中，电流路径开关单元22a亦可以晶体管22_Tx1、开关22_sw1及22_sw2来实现，其中晶体管22_Tx1例如为N型MOS晶体管。请参照第6及图7，其绘示乃图1的输入级12的其它详细电路图。在其它例子中，输入级12中的电流路径开关单元32a、42a及差动输入晶体管电路32b、42b亦可以P型MOS晶体管或是P型及N型MOS晶体管来实现。当输入级12分别具有如图6及图7所示的电路结构时，输入级14对应地具有如图8及图9所示的电路结构。

本实施例的运算放大器中设置有第一输入级及第二输入级，以分别在输入或输出电压信号处于瞬时状况时针对输入及输出电压信号进行放大操作，及于输入或输出电压信号处于稳态状况时针对输入及输出电压信号进行放大操作。据此，相较于传统运算放大器，本实施例的运算放大器具有可有效地避免其中差动输入发生不一致的组件特性退化、抑制运算放大器的偏移电压(Offset Voltage)及提升运算放大器的可靠度及寿命的优点。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种运算放大器，用以响应于一输入电压信号产生一输出电压信号驱动一负载，该运算放大器包括：

一第一输入级，响应于一第一频率信号于该输入及该输出电压信号对应的一瞬时期间中为致能，以根据该输入及该输出电压信号的瞬时电压提供一第一中间信号；

一第二输入级，响应于一第二频率信号于该输入及该输出电压信号对应的一稳态期间中为致能，以根据该输入及该输出电压信号的稳态电压提供一第二中间信号；

一输出节点；

一第二级，耦接至该输出节点，并分别在该瞬时及该稳态期间中根据该第一及该第二中间信号提供该输出电压信号至该输出节点；以及

一输出致能开关，耦接于该输出节点及该负载之间，该输出致能开关响应于一第三频率信号于一输出致能期间中为致能，以提供该输出电压信号驱动该负载。

2.如权利要求1所述的运算放大器，其中该第一输入级包括：

一电流路径开关单元，响应于该第一频率信号在该瞬时期间中提供一偏压电流信号；及

一差动输入晶体管电路，响应于该偏压电流信号为致能，以对该输入及该输出信号进行放大来产生该第一中间信号。

3.如权利要求2所述的运算放大器，其中该差动输入晶体管电路为N型金氧半(Metal Oxide Semiconductor，MOS)晶体管电路。

4.如权利要求2所述的运算放大器，其中该差动输入晶体管电路为P型MOS晶体管电路。

5.如权利要求1所述的运算放大器，其中该第二输入级包括：

一电流路径开关单元，响应于该第二频率信号在该稳态期间中提供一偏压电流信号；及

一差动输入晶体管电路，响应于该偏压电流信号为致能，以对该输入及该输出信号进行放大来产生该第二中间信号。

6.如权利要求5所述的运算放大器，其中该差动输入晶体管电路为N型MOS晶体管电路。

7.如权利要求5所述的运算放大器，其中该差动输入晶体管电路为P型MOS晶体管电路。

8.如权利要求1所述的运算放大器，其中该输出致能期间具有一起始时点，该起始时点落在该瞬时期间中。

9.如权利要求1所述的运算放大器，其中该瞬时期间及该稳态期间彼此部份重迭。

10.如权利要求1所述的运算放大器，更包括：

一控制电路，用以提供该第一至该第三频率信号，以对该运算放大器进行时序控制。