CN102696021A - 接口时钟管理 - Google Patents

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Abstract

同步接口的定时由控制器驱动的时钟信号来控制。该时钟切换以便通过接口发送命令到存储器装置。若没有额外的命令通过接口发送，控制器暂停时钟信号。当存储器装置准备好时，存储器装置驱动信号回到控制器。该信号的定时不取决于时钟信号。该信号由控制接收指示存储器装置已准备好，并且时钟信号应该被恢复以便通过接口返回命令的状态，或者通过接口发布另一个命令。

Description

接口时钟管理
技术领域
本公开涉及用于在电路之间传递信息的技术。更具体地，但不是专门地，本公开涉及在存储器控制器和存储器装置之间的通信协议和信号。
背景技术
半导体存储器是现代电子学的重要组成部分。半导体存储器可以分成几个主要的类别。这些类别中的两种包括易失性存储器，当装置的电源关闭时，易失性存储器失去其内容，以及非易失性存储器，当装置的电源关闭时，非易失性存储器保留其内容。如同其他的硅技术，非易失性存储器在密度和性能上已增长。在密度和性能的增长总体上符合摩尔定律。
非易失性存储器的又一个子类别称为闪存存储器。闪存存储器典型地是电擦除并且再编程，而没有被移除和放置在特定的编程装置中。电池供电电子器件如移动电话、数字摄像机、个人数字助理(PDA)、及MPS播放器的增长已经刺激了对闪存存储器的需求。闪存存储器可以用来存储以下信息如固件、识别和安全代码、模拟函数的修整、系统参数、以及用户可编程选项。因此，闪存存储器装置如今实际上包括在所有的现代电子装置中。
附图说明
图1是示出具有控制器和存储器装置的存储器系统的方框图。
图2是示出包括一个串行接口的存储器系统的方框图。
图3是示出具有一个控制器和多个存储器装置的存储器系统的方框图。
图4是示出具有包括在环形拓扑中的串行接口连接的多个存储器装置的存储器系统的方框图。
图5是示出存储器装置接口的操作的定时图。
图6是示出通过存储器装置接口传递的读取操作的定时图。
图7是通过暂停和再激活接口时钟来节省电力的方法的流程图。
图8是示出在读取命令序列期间通过暂停和再激活接口时钟来节省电力的方法的流程图。
图9是示出操作存储器装置接口以节省电力的方法的流程图。
图10是计算机系统的方框图。
具体实施方式
在一个实施方案中，控制器和存储器装置通过同步接口耦合以交换命令(例如，读取、读取激活、读取列、编程、擦除等)和数据。接口的定时由控制器驱动的时钟信号来控制。该控制器通过接口发送命令到存储器装置，在一个实施方案中，该存储器装置相对于该时钟信号来同步地对命令进行。若没有额外的命令通过接口发送，该控制器可以暂停时钟信号。当存储器装置准备好时(或许数十微妙后)，存储器装置驱动信号回到控制器。该信号的定时不取决于时钟信号，该信号由控制器接收指示存储器装置已准备好(例如，命令是完成的或接近完成的)，并且该时钟信号应该被恢复以便命令的状态可以通过接口返回，或通过接口发布的另一个命令。该存储器装置然后还可以使用时钟信号来输出数据(例如在该命令为读取命令的例子中)，以便相对于时钟信号通过存储器装置同步地输出数据。停止时钟可以节省电力。
在另一个实施方案中，该控制器和存储器装置通过两个接口耦合。这些接口之一是用来传递来往于存储器装置之间的命令(又称，事务)的并行接口，另一个是用来传递这些事务的状态(例如准备好/繁忙、通过/失败)的串行接口。串行接口可以菊花链或环形拓扑方式耦合到多个存储器装置。
并行和串行接口的定时由来自控制器的时钟信号控制，当没有事务通过并行接口传递时，没有状态通过串行接口传递，并且存储器装置不需要该时钟用于内部操作，该控制器停止切换时钟信号。当存在有待传递的事务时，存在有待传递的状态，或者时钟是存储器装置当前所需要的，发送信号到控制器，从而指示时钟信号应该被重新启用。该信号可以是开漏式信号以便多个存储器装置可以请求控制器使用单个信号线路不理睬该时钟信号。响应于该信号，控制器恢复切换该时钟信号。
图1是根据一个实施方案示出具有控制器和存储器装置的存储器系统的方框图。在图1中，存储器系统100包括控制器110、存储器装置130、及相互连接150。控制器110和存储器装置130是集成电路式装置，如通常所称的“芯片”。存储器控制器如控制器110管理进出存储器装置的数据流。存储器控制器可以是单独的、单机芯片、或集成到另一个芯片中。例如，存储器控制器可以包括在具有微处理器的单个管芯上，或包括作为更复杂的集成电路系统如系统芯片(SOC)的模块的一部分。
控制器110包括控制逻辑112、接口111、时钟驱动器121、及恢复信号接收器122。接口111包括接口逻辑114、接口驱动器124-125、及接口接收器127-128。存储器装置130包括控制逻辑132、接口131、存储器核136、时钟接收器141、及恢复信号驱动器142。接口131包括接口逻辑134、接口驱动器144-145、及接口接收器147-148。相互连接150包括时钟信号线路151、恢复信号线路152、及接口信号线路153。控制逻辑112可操作地耦合到时钟信号驱动器121、恢复信号接收器122及接口逻辑114，耦合时钟信号驱动器121以驱动一个时钟信号到时钟信号线路151上。恢复信号接收器122从恢复信号线路152接收恢复信号。接口驱动器124-125和接口接收器127-128耦合到接口逻辑114。接口驱动器124-125和接口接收器127-128分别发送和接收由接口信号线路153携带的信号。
控制逻辑132可操作地耦合到时钟信号接收器141、恢复信号驱动器142、接口逻辑134、及存储器核136。时钟信号接收器141耦合以从时钟信号线路151接收时钟信号。时钟信号接收器耦合以发送所接收的时钟信号到控制逻辑132和接口逻辑134。因此，由控制器110驱动的时钟信号可操作地耦合到控制逻辑132和接口逻辑134。
恢复信号驱动器142耦合以通过恢复信号线路152发送恢复信号。由控制逻辑132产生的恢复信号可以经恢复信号驱动器142、恢复信号线路152、及恢复信号接收器122由控制逻辑112接收。响应于由控制逻辑112接收的恢复信号的状态，控制逻辑112可以选择性地启用和停用通过时钟信号线路151发送到存储器装置130(及因此控制逻辑132和接口逻辑134)的时钟信号的切换。
接口驱动器144-145和接口接收器147-148耦合到接口逻辑134。接口逻辑134也耦合到控制逻辑132和存储器核136。接口驱动器144-145和接口接收器147-148耦合以分别发送和接收由接口信号线路153携带的信号。
在一个实施方案中，接口111在控制逻辑112的控制下输出命令和数据到存储器装置130中，该数据可以包括正被发送到存储器核136用于存储的数据。同样，在控制逻辑132的控制下，接口131输出对这些命令的响应和数据到控制器110，该数据可以包括从存储器核136恢复的信息。存储器核136可以是非易失性或闪存存储器核。
用于通过接口111和131传递命令和数据的协议可以根据或符合一个标准来指定，以便例如方便NAND闪存集成到消费电子产品中、计算平台、及要求固态大容量存储的任何其他应用，开放的NAND闪存接口工业工作组已发布定义标准化NAND闪存装置接口的几个规范。这些规范定义了标准化组件层级的接口规范、接头、及对于NAND闪存的模块形成因数规范，这些规范在www.ortfl.org可获得。同样，详细指定称为切换模式DDRNAND的接口的标准已经建议到JEDEC用于标准化。
由控制器110发送到存储器装置130的命令可以包括如下功能：
读取、读取激活、读取列、读取状态注册、编程、及擦除。命令、结果、状态、或数据中的一个或多个指示、或这些的组合可以称为一个事务。
该读取功能导致存储器装置130从存储器核136提取页面到芯片上页面寄存器并且返回所请求的列数据。该读取激活功能导致存储器装置130从存储器核136提取页面到芯片上页面寄存器。读取列功能导致存储器装置130从芯片上页面寄存器返回所请求的列数据到控制器110。读取状态功能导致一个状态从存储器装置130发送到控制器110。该程序功能首先导致存储器装置130设置其自身以被编程。然后，由控制器110发送到存储器装置130的数据被写入到存储器核136中的寻址位置。擦除功能执行寻址区段的擦除。
由控制器110发送到存储器装置130的命令可以采用不同的时间量用于控制逻辑132去完成。此外，每次发布命令到存储器装置时，由存储器装置130执行的特定的命令采用的时间的量可以变化。例如，有待写入到存储器核136的数据典型地与合适的控制信号和编程电压施加到存储器核136。存储器核136然后设定到一个程序验证模式，并且刚刚写入的数据由控制逻辑132读回，若读取数据不匹配写入数据时，可以重复写入过程达到最大的重试次数。一旦读取数据匹配写入数据时，该程序功能可以停止。因此，该程序功能可以采用未知次数的编程循环来完成。
在一个实施方案中，控制器110通过时钟信号线路151驱动时钟信号到存储器装置130。典型地，当受驱动时该时钟信号将以预定的频率定期地切换。控制器110还通过接口111输出命令到存储器装置130。存储器装置130可以使用时钟信号以从控制器110采样命令。在该命令输出之后，控制器110可以停止提供时钟信号。例如，若控制器110没有额外的命令发送到存储器装置130，那么控制器110可以停止切换时钟信号。在另一个示例中，控制器110可以基于与该命令相关联的状态或条件停止提供时钟。例如，控制器110可以停止提供时钟信号，因为其已经将一个条件如等待周期或等待状态与命令相关联。
在存储器装置130已处理了由控制器110发送的命令之后，或因为一些其他原因需要时钟信号时，存储器装置130通过恢复信号线路152驱动一个恢复信号到控制器110。在接收到恢复信号时，控制器110恢复驱动时钟信号到存储器装置130。这允许控制器110和存储器装置130分别通过接口111和接口131通信。该通信可以基于与时钟信号相关联(或由其同步)的定时。存储器装置130可以通过接口信号线路153返回与命令相关联的状态的指示器。在一个示例中，在控制器110恢复驱动时钟之后，控制器110或存储器装置130可以输出额外的数据或命令到接口信号线路153。可以输出的额外的数据的示例包括突发模式或页面模式访问数据的一部分。
在一个实施方案中，存储器装置130可以从控制器110异步地或通过时钟信号线路151的信号调时接收命令。在该例子中，由存储器装置130驱动的恢复信号可以指示控制器110提供时钟或选通信号以调时从存储器装置130到控制器110的数据传递。该选通信号可以用来代替或结合在时钟信号线路151上的恢复的时钟信号来一起使用。例如，在时钟信号线路151上的时钟信号可以用来同步化由控制器的命令发送，并且由控制器在另一个信号线路上(未示出)发送的选通信号可以用作数据传递的定时参考。在一个实施方案中，选通信号是当数据在控制器和存储器装置之间传播时随着数据一起传递的源同步信号，并且由接收器用来捕获数据。选通切换的开始或结束可以指示数据传递的开始和结束。选通信号还可以具有指示数据突发的开始的预示。
存储器装置130通过接收器141接收在时钟信号线路151上的时钟信号。在一个实施方案中，存储器装置130接收由控制器110相对于时钟信号同步地发送的命令。换言之，接口131的接收器147-148可以基于与在时钟信号线路151上接收的时钟信号相关联的定时对在接口信号线路上的存在的信号进行。由存储器装置130接收的命令可以是指定访问由存储器核136存储的数据的读取命令。在发送读取命令到存储器装置130之后，控制器110可以停止发送时钟信号。
当存储器装置130处理读取命令并且访问从存储器核136所请求的数据时，延迟时间周期可能消逝。在该延迟时间周期中，存储器装置130可以根据在内部产生的定时信号来运行。一旦命令开始，这些内部产生的定时信号不再取决于所接收的时钟信号。通过时钟信号线路151接收的时钟信号也许仅对于同步化在控制器110和存储器装置130之间的一个或多个接口上的高速传递而言是必要的。
在延迟时间周期消逝之后，存储器装置130可以驱动恢复信号到控制器110。存储器装置130可以在所请求的数据准备好输出之前驱动恢复信号。典型地，当时钟信号未切换时，存储器装置130将驱动时钟恢复信号。一旦时钟信号恢复，并且所访问的数据准备好输出时，存储器装置130使用驱动器144-145输出所访问的数据。该访问的数据可以基于与时钟信号的事务相关联的定时由驱动器144-145输出(即输出驱动器144-145相对于时钟信号同步地输出数据)。
图2是示出包括串行接口的存储器系统的方框图，在图2中，存储器系统200包括控制器210、存储器装置230、及相互连接250。控制器210可以是集成电路。存储器装置230可以是集成电路。
控制器210包括控制逻辑212、接口211、时钟驱动器221、及恢复信号接收器222。接口211包括接口逻辑214、接口驱动器224-225、及接口接收器227-228。存储器装置230包括控制逻辑232、接口231、存储器核236、时钟接收器241、及恢复信号驱动器242。接口131包括接口逻辑234、接口驱动器244-245、及接口接收器247-248。相互连接250包括时钟信号线路251、恢复信号线路252、及接口信号线路253。
在图2中，控制器210、控制逻辑212、接口211(及接口211的组件214、224-225、227-228)、时钟驱动器221、以及恢复信号接收器222在图2中相互连接，并且分别相对于在图1中的控制器110、控制逻辑112、接口111(及接口111的组件114、124-125、127-128)、时钟驱动器121、及恢复信号接收器122执行先前描述的相同的功能。存储器装置230、控制逻辑232、接口231(及接口231的组件234、244-245、247-248)、存储器核236、时钟接收器241、及恢复信号驱动器242在图2中相互连接，并且分别相对于在图1中的存储器装置130、控制逻辑132、接口131(及接口131的组件134、144-145、147-148)、存储器核136、时钟接收器141、恢复信号驱动器142执行如先前描述的大部分相同的功能。相互连接250、时钟信号线路251、恢复信号线路252、及接口信号线路253相互连接，并且分别如同在图1中的连接150、时钟信号线路151、恢复信号线路152、及接口信号线路153在控制器210和存储器装置230之间携带相应的信号。
在图2中，然而，控制器210进一步包括接口213，存储器装置进一步包括接口233。相互连接250进一步包括接口信号线路254。因此，在图2中的控制器210和存储器装置230通过相对于在图1中的控制器110和存储器装置130的未示出的额外的接口213和233连接。
接口213包括接口逻辑215、串行驱动器226、及串行接收器229。接口233包括接口逻辑235、串行驱动器246、及串行接收器249。串行驱动器226可以驱动有待由串行接收器249接收的串行比特流到接口信号线路254之一。串行驱动器246可以驱动有待由串行接收器229接收的串行比特流到接口信号线路254之一。
控制器210的接口213和存储器装置230的接收口233形成双向接口用于在控制器210和存储器装置230之间通信。该双向接口额外地并且可以独立于由接口211和231形成的并行接口，信息可以通过在控制器210和存储器装置230之间的接口信号线路254以串行的方式传递。该信息可以包括分配一个标识号码到存储器装置230的事务；与事务、命令、及过程相关联的准备好/繁忙/完成状态指示器；及事务通过/失败状态指示器。在另一个实施方案中，控制器210和存储器装置230的接口213和233可以分别具有额外的信号线路以便以并行的方式传递信息。
类似于控制器110，控制器210可以驱动一个时钟信号到存储器装置230。当受驱动时，该时钟信号典型地具有基本上稳定的预定频率。控制器210可以通过接口211发送命令或事务。控制器210可以通过接口213发送命令或事务。这些命令或事务可以使用时钟信号来采样。在输出事务之后，控制器210可以停止切换时钟信号。当控制器210没有额外的命令发送时，控制器210可以停止发送时钟信号。与命令相关联的状态或条件也可以导致控制器210停止时钟信号。例如，在一个事务条件中，如对命令完成的等待，或对来自存储器装置230的响应的等待中，控制器210可以停止时钟信号。
当存储器装置230需要时钟信号时，存储器装置230可以通过恢复信号线路252驱动恢复信号。控制器210响应于接收恢复信号恢复驱动时钟信号。一旦时钟信号恢复，控制器210和存储器装置230可以通过接口211和231或通过接口213和233通信。这些通信可以根据与时钟信号相关联的定时来控制。
存储器装置230可以通过串行接口信号线路254返回与命令相关联的状态的指示器。该指示器可以作为串行比特流发送。由存储器装置230发送的比特的定时可以由所恢复的时钟信号来控制。控制器210或存储器装置230可以通过接口信号线路253或254中的任意一个发送额外的数据或命令。可以发送的额外的数据的示例包括从其他的存储器装置(未示出)接收的串行数据、以及突发模式或页面模式访问数据的一部分。
如先前讨论，存储器装置230可以相对于时钟信号同步地接收命令或数据。换言之，接口231的接收器247-248和/或接口249的接收器249可以基于时钟信号的定时来采样。同样，驱动器244-246可以基于时钟信号的定时来驱动信号。
由存储器装置230接收的命令可以包括读取或编程命令。读取或编程命令典型地涉及对存储器核236的访问。当控制器210等待一个或多个命令完成时，控制器210可以停止发送时钟信号。
存储器装置230可以在处理一个或多个命令的同时运行一个定时器，并且访问存储器核236。该定时器可以在延迟时间周期消逝之后发起由存储器装置230执行的一个动作。该动作可以包括驱动恢复信号。延迟时间周期可以对应于对于命令被处理的预期完成时间。可以设定延迟时间周期以便一旦驱动恢复信号，并且控制器210通过恢复时钟信号来响应，在命令完成之前时钟信号由存储器装置230接收。以此方式，当命令完成时，存储器装置230可以通过接口信号线路253或接口信号线路254中的任意一个立即准备好发送结果或数据到控制器210。
图3示出具有一个控制器和多个存储器装置的存储器系统的方框图，存储器系统300包括控制器310、存储器控制器320、存储器装置321、及存储器装置322。控制器310可以对应于控制器110或控制器210。存储器装置320-322中的任何一个可以对应于存储器装置130。控制器310通过共享的地址/命令/数据总线330耦合到存储器装置320-322中的每一个。地址/命令/数据总线330可以对应于接口信号线路153。
控制器310通过时钟信号线路331驱动时钟信号到存储器装置320-322中的每一个的时钟输入端。该时钟信号可以对应于通过时钟信号线路151携带的时钟信号。每个存储器装置320-322可以通过恢复信号线路332驱动一个恢复信号到控制器310。该恢复信号可以对应于通过恢复信号线路152携带的恢复信号。因为多个存储器装置320-322可以驱动恢复信号332，恢复信号332可以被配置为共同连接到存储器装置320-322的每个的“线或”型信号。线或信号线路典型地具有单个无源上拉装置(例如，终端电阻)。每个期望断言线路的存储器装置仅下拉信号线路(或到另一个预定逻辑水平)。典型地，这可以通过开漏或开集型输出驱动器完成。因此，可以避免在一个装置尝试将线路拉到更高的水平而另一个装置尝试将线路拉到更低的水平的场合中的驱动冲突。这也导致所有输出的逻辑OR’ing被断言。
图4是示出具有包括在环形拓扑中连接的串行接口的多个存储器装置的存储器系统的方框图。存储器系统400包括控制器410、存储器装置420、存储器装置421、及存储器装置422。控制器410可以对应于控制器210。存储器装置420-422中的任何一个可以对应于存储器装置230。控制器410通过一个共享的地址/命令/数据总线430耦合到存储器装置420-422的每个。地址/命令/数据总线430可以对应于接口信号线路253。
控制器410通过时钟信号线路431驱动一个时钟信号到存储器装置420-422中的每一个的时钟输入端。该时钟信号可以对应于通过时钟信号线路251携带的时钟信号。每个存储器装置420-422可以通过恢复信号线路432驱动一个恢复信号到控制器410。该恢复信号可以对应于通过恢复信号线路252携带的恢复信号。因为多个存储器装置420-422可以驱动恢复信号432，恢复信号432可以被配置为线或型信号。
控制器410也通过环形拓扑串行接口连接到存储器装置420-422。该串行接口可以对应于由接口信号线路254携带的信号。该串行接口包括串行信号线路440-443，串行信号线路440由控制器410的串行输出端(SO)驱动并且由存储器装置420的串行输入端(SI)接收。串行信号线路441由存储器装置420的SO输出驱动，并且由存储器装置421的SI输入接收。串行信号线路442由存储器装置421的SO输出驱动，并且由存储器装置422的SI输入接收。串行信号线路443由存储器装置422的SO输出驱动，并且由控制器410的SI输入接收。因此，可以看出存储器系统400的SI输入和SO输出连接以形成环形拓扑。这允许串行数据从装置之间通过直到其到达目标装置。这也允许在环上的任何装置发起数据(或命令)，并且使其沿着其他装置通过直到其达到目标。典型地，由存储器装置420-422之一发起的命令或数据的目标装置将是控制器410。典型地，由控制器410发起的命令或数据将发往存储器装置420-422之一。
图5是示出根据一个实施方案的存储器装置接口的操作的定时图。图5示出时钟信号(CK)、控制器输出接口(控制器输出)、恢复信号(CR#)、及存储器输出接口(存储器出口)。
在图5的定时图的开始，CK如图所示以接近2.5nS的周期切换。控制器出口和存储器出口如图所示为未驱动/未知/不在乎。CR#未被断言。在定时图的后期，当CK切换时，命令(CMD)在控制器出口上受驱动。例如，命令可以由控制器110驱动到接口信号线路153。
在命令受驱动之后，CK停止切换并且在高逻辑水平具有一个稳定的状态(510)。例如，控制器110可以停止发送时钟信号CK。在接近25uS消逝之后(例如，当存储器装置处理命令时)，CR#被断言。例如，CR#可以由存储器装置130断言。响应于CR#的断言，CK开始再次切换(511)。例如，控制器110可以恢复发送时钟信号CK。一旦时钟已恢复切换，在存储器出口上驱动一个状态。例如，数据或状态可以由存储器装置130驱动到接口信号线路153。在该状态完成驱动之后，CR#禁用断言(512)。例如，存储器装置130可以在其驱动一个状态(和/或数据)到控制器110之后禁用断言恢复信号。控制器110然后可以自由驱动另一个命令，或再次停止切换时钟。
图6是示出通过存储器装置接口通信的读取操作的定时图。图6示出时钟信号(CK)、控制器输出接口(控制器出口)、恢复信号(CR#)、串行接口(串行接口)、及存储器输出接口(存储器出口)。
在图6的定时图的开始，CK如图随时以接近2.5ns的周期切换。控制器出口、串行接口、及存储器出口如图所示为未驱动/未知/不在乎。CR#未断言。在定时图的后期，当CK切换时，第一读取命令(CMD1)在控制器出口上受驱动。读取命令在该示例中由控制器210驱动到存储器装置230。
在CMD1受驱动之后，CK停止切换并且在高逻辑水平采取稳定的状态(610)。例如，控制器210可以停止发送时钟信号CK。在接近25uS消逝之后，如当存储器装置230处理CMD1时，CR#断言。例如，当其已完成、或接近完成、正在处理CMD1时，CR#由存储器装置230断言。由于CR#的断言，CK开始再次切换(611)。例如，由于CR#被断言，控制器210可以恢复发送时钟信号CK。一旦时钟已经恢复切换，在串行接口上驱动一个状态。例如，一旦时钟已经恢复切换，根据由CK指定的定时，可以由在接口信号线路254上的存储器装置230驱动数据或状态。在该状态已经完成驱动之后，CR#禁止断言(612)。例如，在存储器装置230通过串行接口驱动一个状态(和/或数据)到控制器210之后，存储器装置230可以禁止断言恢复信号。
响应于通过串行接口接收状态，在控制器出口上驱动第二命令(CMD2)(613)。例如，若CMD1是读取激活命令，可以由控制器210发布读取列命令以完成来自存储器装置230的数据的传递。在CMD2受驱动之后，可以在存储器出口(614)驱动数据。例如，响应于读取列命令，存储器装置230可以通过并行接口从存储器核236发送数据读取到控制器210。控制器210然后可以自由驱动另一个命令，或者再次停止切换时钟。
图7是示出通过暂停和恢复接口时钟来节省电力的方法的流程图。激活(即切换)时钟信号从控制器110发送到存储器装置130。当发送激活时钟信号时，存储器装置130发送一个未激活的时钟恢复信号到控制器110。数据访问命令然后由控制器110发送到存储器装置130。例如，控制器110可以发送读取或写入输入命令到存储器装置130。
在数据访问命令发送之后，控制器110发送一个失效(即非切换)时钟信号到存储器装置130。换言之，控制器110停止发送时钟信号到存储器装置130并且保持时钟信号稳定在预定逻辑水平。保持时钟信号稳定(即未激活)节省至少一定量的可以用来驱动切换的时钟信号的电力。也可以节省由存储器装置(例如320-322)消耗的电力，这不是通过不切换它们的内部电路中的一些的数据访问命令的目标。
存储器装置130然后发送激活的时钟恢复信号到控制器110。换言之，存储器装置130断言时钟恢复信号。存储器装置130在其已经完成处理数据访问命令之前或之后可以发送激活的时钟恢复信号。响应于接收激活的时钟恢复信号，控制器110恢复发送激活的时钟信号到存储器装置130。
图8是示出在读取命令序列中通过暂停和恢复接口时钟来节省电力的方法的流程图。激活时钟信号从控制器210发送到存储器装置230。存储器装置230发送失效的时钟恢复信号到控制器210。第一命令然后由控制器210发送到存储器装置230。例如，控制器210通过接口信号线路253发送读取激活命令到存储器装置230。
在第一命令发送之后，控制器210发送失效的时钟信号到存储器装置230。发送失效的时钟信号节省可以用来驱动切换时钟信号的电力。存储器装置230然后发送激活的时钟恢复信号到控制器210。如先前讨论，存储器装置230可以在其已经完成处理第一命令之前或之后发送激活的时钟恢复信号。响应于接收激活的时钟恢复信号，控制器210恢复发送激活的时钟信号到存储器装置230。
激活的时钟信号允许存储器装置230发送命令状态(或结果)回到控制器210。存储器装置230可以通过串行总线或并行总线发送命令状态。在这些总线上的信号的定时可以由激活的时钟信号来控制。响应于从存储器装置230接收命令状态，控制器210发送第二命令。例如，控制器210可以发送读取列命令到存储器装置230。响应于接收第二命令，存储器装置230发送读取数据到控制器210。存储器装置230可以通过并行接口发送读取数据。
图9是示出操作存储器装置接口以节省电力的方法的流程图。如在图9中所示的步骤可以由存储器系统100、存储器系统200、存储器系统300、或存储器系统400的一个或多个元件执行。
时钟信号发送到存储器装置(902)。例如，控制器410可以通过时钟信号线路431发送时钟信号到存储器装置420。通过第一接口发送第一命令到存储器装置(904)。例如，控制器410可以通过地址/命令/数据总线430发送读取激活命令到存储器装置420。时钟信号的发送在发送第一命令(906)之后停止。例如，控制器410可以停止在时钟信号线路431上发送时钟信号。在停止时钟信号的发送之后，从存储器装置接收信号以恢复时钟信号的发送(908)。例如，控制器410可以通过恢复信号线路432接收信号以通过时钟信号线路431恢复发送时钟信号。
响应于接收信号以恢复发送时钟信号，恢复时钟信号的发送(910)。例如，控制器410在恢复信号线路432上接收时钟恢复信号之后可以恢复在时钟信号线路431上驱动一个时钟信号。相对于来自存储器装置的所恢复的时钟信号接收，同步化与第一命令相关联的结果(912)。例如，与读取激活命令相关联的结果经串行接口线路443由控制器410接收。与该命令相关联的串行比特以由在时钟信号线路431上发送的恢复时钟信号确定的定时来发送和接收。在另一个示例中，与读激活命令相关联的结果经相对于时钟信号同步化的地址/命令/数据总线430由控制器410接收。
上述方法、系统及装置可以在计算机系统中实施或由计算机系统存储。上述方法还可以存储在计算机可读媒介上。在本文中描述的装置、电路、及系统可以使用在现有技术中可获得的计算机辅助设计工具实施，并且由包含这样的电路的软件说明的计算可读文件体现。这包括但不限于存储器系统100、200、300、及400及其组件。这些软件说明可以是：行为、寄存器传输、逻辑组件、晶体管和布置几何层级说明。此外，软件说明可以存储在存储媒介上或由载波传递。
这些说明可以在其中实施的数据格式包括但不限于：支持像C语言等行为语言的格式、支持如同Verilog和VHDL等寄存器传输级(RTL)语言的格式、支持几何描述语言(如GDSll、GDSIU、GDSTV、GIF、及MEBES)的格式、以及其他合适的格式和语言。此外，在机械可读媒体的这样的文件上的数据传输可以通过互联网上的多样化媒体例如或通过电子邮件上来在管芯电子地完成。注意物理文件可以在机械可读媒体上实施，如4mm磁带、8mm磁带、3-1/2英寸软媒体、CD、DVD等等。
图10示出了计算机系统的方框图。计算机系统1000包括通信接口1020、处理系统1030、存储系统1040、及用户接口1060。处理系统1030可操作地耦合到存储系统1040。存储系统1040存储软件1050和数据1070。存储系统1040可以包括存储器系统100、200、300、或400中的一个或多个。处理系统1030可操作地耦合到通信接口1020和用户接口1060。计算机系统1000可以包括编程的通用计算机。计算机系统1000可以包括微处理器。计算机系统1000可以包括可编程或专用电路。计算机系统1000可以分布在多个装置、处理器、存储装置、和/或一起包括元件1020-1070的接口之中。
通信接口1020可以包括网络接口、调制解调器、端口、总线、链路、收发机、或其他的通信装置。通信接口1020可以分布在多个通信装置中。处理系统1030可以包括微处理器、微控制器、逻辑电路、或其他的处理装置。处理系统1030可以分布在多个处理装置之中。用户接口1060可以包括键盘、鼠标、声音识别接口、麦克风和话筒、图像显示器、触摸屏、或其他类型的接口装置。用户接口1060可以分布在多个接口装置之中。存储系统1040可以包括磁盘、磁带、集成电路、RAM、ROM、EEPROM、闪存存储器、网络存储装置、服务器、或其他的存储功能。存储系统1040可以包括计算机可读媒介。存储系统1040可以分布在多个存储器装置之中。
处理系统1030从存储系统1040检索和执行软件1050。处理系统可以检索和存储数据1070。处理系统可以通过通信接口1020恢复和存储数据。处理系统1050可以创建或修改软件1050或数据1070以实现实质的结果。处理系统可以控制通信接口1020或用户接口1070以实现实质的结果。处理系统可以通过通信接口1020检索和执行远程存储的软件。
软件1050和远程存储的软件可以包括操作系统、实用程序、驱动、网络软件、及典型地由计算机系统执行的其他的软件。软件1050可以包括应用程序、小应用程序、固件、或典型地由计算机系统执行的其他形式的机械可读处理指令。当由处理系统1030执行时，软件1050或远程存储的软件可以指导计算机系统1000如在本文中所述进行操作。
上述说明和相关联的附图教导本发明的最佳模式。如下文的权利要求书指定本发明的范围。注意最佳模式的一些方面可以不落在如权利要求书指定的本发明的范围内。本领域技术人员应理解上述特征以各种方式组合以形成本发明的多种变化。因此，本发明不限于上述特定的实施方案，仅限于如下的权利要求及其等同物。

Claims (32)

1.一种存储器控制器，包括：
输出指定数据的访问的命令的接口；
输出时钟信号的第一输出驱动器电路，该第一输出驱动器在接口输出命令之后停止提供时钟信号；及
接收指示何时启用时钟信号的控制信号的第一接收器电路，该第一输出驱动器响应于该控制信号的接收而恢复时钟信号的输出。
2.如权利要求1所述的存储器控制器，其中，该时钟信号由存储器装置使用以对该命令进行采样。
3.如权利要求1或2所述的存储器控制器，进一步包括多个接收器以在时钟信号的输出恢复之后接收数据。
4.如权利要求3所述的存储器控制器，其中，该多个接收器相对于时钟信号而同步地对数据进行采样。
5.如权利要求1或2所述的存储器控制器，进一步包括接收关于数据的访问的状态信息的第二接收器电路。
6.如权利要求1或2所述的集成电路存储器控制器，其中，第一输出驱动器基于数据的访问的状态停止提供时钟信号。
7.一种用于控制集成电路存储器装置的控制器，该控制器包括：
被配置为将第一事务传递到第一存储器装置的第一接口；
被配置为接收控制信号的接收器；及
被配置为基于事务条件停止切换时钟信号并且基于时钟恢复输入恢复切换时钟信号的时钟输出端。
8.如权利要求7所述的控制器，进一步包括被配置为接收关于第一事务的状态信息的第二接口。
9.如权利要求8所述的控制器，其中，该第一接口是并行接口，而该第二接口是串行接口。
10.如权利要求7、8、或9所述的控制器，其中，事务条件包括控制器等待第一事务的结果的状态。
11.一种包括存储器核的存储器装置，该存储器装置包括：
相对于时钟信号同步地接收命令的接收器电路，这些命令包括指定来自存储器核的数据的访问的读取命令；
输出数据的多个输出驱动器，在延迟时间从在接收器电路上接收到读取命令发生之后；
输出信号的第一输出驱动器，该信号指示时钟接收器电路已准备好接收时钟信号，其中该信号在数据准备好由该多个输出驱动器输出之前输出；及
接收时钟信号的时钟接收器。
12.如权利要求11所述的存储器装置，其中，由外部装置提供的时钟信号在接收器电路接收读取命令之后由外部装置去激活。
13.如权利要求11或12所述的存储器装置，其中，该多个输出驱动器相对于时钟信号同步地输出数据。
14.如权利要求11或12所述的存储器装置，其中，第一输出驱动器被配置为使用至少一个额外的存储器装置的信号的线或操作。
15.如权利要求11或12所述的存储器装置，进一步包括相对于时钟信号同步地输出关于数据的访问的状态信息的第二输出驱动器。
16.如权利要求11或12所述的存储器装置，其中，该多个输出驱动器被配置为双向并行接口。
17.如权利要求11或12所述的存储器装置，其中，存储器核包括多个非易失性存储单元。
18.一种存储器装置，包括：
相对于时钟信号同步地接收第一命令的多个接收器，该第一命令与事务相关联；
接收时钟信号的第一输入端；
输出关于事务的状态信息的至少一个第一驱动器，该至少一个第一驱动器相对于时钟信号同步地驱动状态信息；及
当所接收到的时钟信号未切换时，断言时钟恢复信号至少一次的第二驱动器。
19.如权利要求18所述的存储器装置，其中，第二驱动器被配置为当激活时将时钟恢复信号拉到第一逻辑状态，并且当未激活时不将时钟恢复信号拉到第二逻辑状态。
20.如权利要求18或19所述的存储器装置，其中，当所接收到的时钟信号未切换时，该存储器装置断言时钟恢复信号以激活时钟信号切换。
21.如权利要求18或19所述的存储器装置，其中，该存储器装置基于关于与第一命令相关联的事务的状态断言时钟恢复信号。
22.如权利要求18或19所述的存储器装置，其中，第二驱动器是具有接收状态信息的接收器的串行接口的一部分，该状态信息作为串行比特流的一部分是关于与提供到第二存储器装置的第二命令相关联的事务。
23.如权利要求22所述的存储器装置，其中，该存储器装置通过第二驱动输出串行比特流。
24.一种系统，包括：
在存储器控制器和第一存储器装置之间传递第一多个比特的第一总线，该第一多个比特将第一事务指定到第一存储器装置，其中存储器装置相对于时钟信号同步地接收该第一多个比特；
将时钟信号从存储器控制器提供到第一存储器装置的时钟信号线路，该时钟信号定期地在第一逻辑状态和第二逻辑状态之间切换；
从至少第一存储器装置传递第二多个比特到存储器控制器的第二总线；
耦合到存储器控制器和存储器装置的信号线路，该存储器装置在该第二多个比特从存储器装置传递到存储器控制器之前在该至少一条信号线路上输出信号；及
该存储器控制器在该第一多个比特在存储器控制器和存储器装置之间传递之后停止时钟信号的切换；及
该存储器控制器响应于该信号恢复时钟信号的定期切换。
25.如权利要求24所述的系统，其中，该存储器集成电路响应于完成第一事务而断言该信号。
26.如权利要求24所述的系统，进一步包括耦合到时钟信号线路和第一总线的第二存储器装置，该第二存储器装置相对于时钟信号同步地接收该第二多个比特并且发送该第二多个比特到第一存储器装置。
27.如权利要求24、25、或26所述的系统，其中，该第二多个比特指示状态信息，其中该存储器控制器响应于状态信息而停止时钟信号的重复切换。
28.如权利要求24、25、或26的系统，其中，该第一多个比特将第一事务指定为读取事务，并且其中该第二多个比特是由第一存储器装置输出的数据作为读取事务的一部分。
29.一种方法，包括：
发送时钟信号到存储器装置；
发送第一命令到存储器装置；
在发送第一命令之后停止发送时钟信号到存储器装置；
在停止时钟信号的发送之后从存储器装置接收信号，该信号指定恢复发送时钟信号；及
响应于接收信号而恢复时钟信号到存储器装置的发送。
30.如权利要求29所述的方法，进一步包括从存储器装置接收与第一命令相关联的结果，该结果由存储器装置相对于恢复的时钟信号同步地传输。
31.一种具有在其上存储信息的计算机可读媒介，该信息描述了包括时钟输出的集成电路存储器控制器的模块，该集成电路存储器控制器包括：
输出指定数据的访问的命令的接口；
输出时钟信号的第一输出驱动器电路，该第一输出驱动器在接口输出命令之后提供时钟信号；及
接收指示何时启用时钟信号的控制信号的接收器电路，第一输出驱动器在接收到控制信号时恢复时钟信号的输出。
32.一种具有在其上存储信息的计算机可读媒介，该信息描述了包括存储器核的集成电路存储器装置的模块，该存储器装置包括：
接收器电路，该接收器电路相对于时钟信号同步地接收命令，该命令包括指定来自存储器核的数据的访问的读取命令；
接收时钟信号的时钟接收器；
输出数据的多个输出驱动器，在从在接收器电路上接收读取命令的延迟时间发生之后；及
输出信号的输出驱动器，该信号指示时钟接收器电路已准备好接收时钟信号，其中该信号在数据准备好通过多个输出驱动器输出之前输出。
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