CN101568903B - Nand闪存的基于命令的控制 - Google Patents

Nand闪存的基于命令的控制 Download PDF

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Abstract

本发明的一些实施例利用基于命令的接口来控制非易失性存储器设备的读和写。这可以减少每个集成电路上所需的引脚数，并且因此减少那些集成电路的成本和尺寸。在一些实施例中，可以利用管芯上高速缓存缓冲器来缓冲高速存储器总线和较慢速的非易失性阵列之间的数据传输。

Description

NAND闪存的基于命令的控制
背景技术
按照行业惯例，基于存储器阵列中采用的基本电路技术，通常将闪存设备分为NAND或NOR闪存。由于各自的固有特性，NOR闪存通常用于频繁读/写单个地址(例如，正如指令代码一样)的真正的随机存取应用，而NAND通常用于一起读或写全部数据块(例如，正如数字化图形图像一样)的面向块的应用。常规的NAND闪存利用依靠多个控制信号来读和写数据的异步控制接口。例如，诸如Address LatchEnable(ALE，地址锁存使能)、Command Latch Enable(CLE，命令锁存使能)和Read Enable(RE，读使能)的独立的控制信号可以各自在独立引脚上实施以触发相关联的功能。但是，随着减少NAND闪存芯片的成本和尺寸的压力的增加，安装那些额外引脚的成本和由它们引起的尺寸限制变成限制NAND闪存越来越多使用的因素。
附图说明
通过参照以下描述和用于说明本发明实施例的附图，可以理解本发明的一些实施例。图中：
图1示出根据本发明一个实施例、包含受主机设备控制的非易失性存储器设备的系统的图。
图2示出根据本发明一个实施例、在主机设备和非易失性存储器设备之间的通信序列的时序图。
图3示出根据本发明一个实施例的命令格式。
图4示出根据本发明一个实施例、用于在主机设备中执行通信序列的方法的流程图。
图5示出根据本发明一个实施例、用于在存储器设备中执行通信序列的方法的流程图。
图6示出根据本发明一个实施例的非易失性存储器设备的框图。
图7示出根据本发明一个实施例、用于操作存储器设备的方法的流程图。
具体实施方式
在以下描述中，阐述了众多具体细节。但应了解，没有这些具体细节也可实现本发明的实施例。在其它情况下，没有详细示出熟知的电路、结构和技术，以免使本描述晦涩难懂。
提到“一个实施例”、“实施例”、“示范实施例”、“各个实施例”等时表示，如此描述的本发明的这个(或这些)实施例可以包括特定的特征、结构或特性，但不是每个实施例都一定包括这些特定的特征、结构或特性。此外，一些实施例可以具有针对其它实施例描述的一些或所有特征，或者可以不具有针对其它实施例描述的任何特征。
在以下描述和权利要求中，可以使用术语“耦合”和“连接”及其派生词。应了解，这些术语不是彼此同义的。而是，在特定实施例中，“连接”用于表示两个或两个以上元件彼此直接物理或电接触。“耦合”用于表示两个或两个以上元件彼此协作或交互，但它们可以或者可以不直接物理或电接触。
如权利要求中所使用，除非另外指出，否则使用“第一”、“第二”、“第三”等序数形容词来描述共同的元件只是表示提到的是类似元件的不同实例，而不是要表示如此描述的元件必须在时间上、空间上、排序上、或以任何其它方式位于给定的序列中。
本发明的各个实施例可以在硬件、固件、软件或其任意组合中实施。本发明还可作为包含在机器可读介质之中或之上的指令来实施，这些指令可以由一个或多个处理器读取并执行以使得能够执行本文描述的操作。机器可读介质可以包括用于以机器(如计算机)可读的形式存储、传送和/或接收信息的任何机制。例如，机器可读介质可以包括诸如但不限于只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪存设备等存储介质。机器可读介质还可包括经调制以将这些指令编码的传播信号，例如但不限于电磁、光或声载波信号。
本发明的一些实施例可以在NAND闪存集成电路中使用基于命令的接口来减少集成电路上所需的引脚数。例如，一些实施例只需要电源引脚、时钟引脚和输入/输出(I/O)引脚。其它实施例还可利用复位或启动引脚来确保芯片不会失去与命令/地址/数据序列的同步。由于将由存储器设备执行的功能表示为命令，所以不需要独立的引脚来携带诸如Read/Write(读/写)、Address Enable(地址使能)、DataEnable(数据使能)等信号。一些实施例可以在命令/地址/数据序列之后自动返回到接收操作模式，而无需特殊命令或信号来迫使它们进入接收模式。
图1示出根据本发明一个实施例、包含受主机设备控制的非易失性存储器设备的系统的图。尽管该图指定用于快闪设备，但在一些实施例中，存储器设备120-12n可以基于其它类型的非易失性存储器技术。在一些实施例中，这些设备是NAND闪存设备。在一些实施例中，每个存储器设备120-12n包含在独立的集成电路中，但其它实施例可以将多个逻辑存储器设备组合到单个集成电路和/或单个封装中。所示的每条信号线可以通过独立的引脚连接到所示存储器设备。
每个存储器设备120-12n受主机设备110的控制，在所示实施例中，主机设备110通过包含一组输入/输出(I/O)线D[15:0]、时钟线CLK和启动线START的总线来控制存储器设备。尽管这里使用特殊标记来描述各种线路及其功能，但它们只是为了方便起见，其它实施例可以使用任何方便的标记集合。图中用D[15:0]来表示十六条I/O线，但其它实施例可以包含其它数量的I/O线(如8、32、64等)。在一些实施例中，总线可以不包含其它信号线。图中没有示出向存储器设备提供工作功率的电源线，它们可以采用任何可行的形式。在操作过程中，主机设备可以选择存储器设备120-12n中的任一存储器设备，并只利用所示信号线通过总线与其通信。在一些实施例中，图1中示出的每个设备(即，主机设备110和每个存储器设备12x)可以驻留在独立的集成电路中。
在所示实施例中，主机设备110可以通过首先利用I/O线来发送命令而将数据传送到其中一个或多个存储器设备或从其中一个或多个存储器设备传送数据，其中该命令选择这一个或多个存储器设备，并且还包含对所选存储器设备将要进行的操作的指示。在一些实施例中，SRART线上的信号可用于指示I/O线上的信号表示命令。然后，主机设备可在同一组I/O线上发送地址，该地址指示在执行所示命令的同时存储器设备要访问的存储器设备内的起始地址。在这之后，从之前指示的地址开始，通过同一组I/O线来传送数据。在一些实施例中，主机设备还可启动不涉及存储器地址的数据传输序列。例如，主机设备可以发出让所选存储器设备将状态信息返回给主机设备的命令。在此情况下，无需发送存储器地址，并且所选存储器设备可通过将所请求的它的状态置于I/O线上以供主机设备读取来服从该命令。类似地，主机设备可发出将配置数据写入到存储器设备的命令，在此情况下，主机设备可通过将配置数据置于I/O线上以供所选存储器设备读取和实施来服从该命令。其它命令可能根本不涉及数据传输。例如，在一些实施例中，可向所选存储器设备发出Erase(擦除)命令，而无需任何数据传输。在其它实施例中，可以将少量数据传送到存储器设备以指定要擦除哪个(或哪些)块。
图2示出根据本发明一个实施例、在主机设备和非易失性存储器设备之间的通信序列的时序图。在所示实施例中，利用每个时钟周期来锁存I/O线上的信号。在所示实施例中，沿一个方向(在此情况下为由低到高)的时钟跳变可以锁存数据，而沿相反方向的时钟跳变可能与I/O线上的信号电平变化近似重合。其它实施例可以利用其它时钟计时方案(例如，双倍数据速率实施例可利用沿两个方向的时钟跳变来锁存数据，而I/O线上的信号将在时钟跳变之间变化)。取决于为总线设计选择的约定，任何极性可用于任何信号线。
I/O线上的第一组信号可以表示命令。所示实施例在单个时钟周期中实施命令，对于此实例，这意味着命令的所有版本可以包含在16条可用的I/O线内。其它实施例可以利用多个时钟周期来传送命令(例如，如果可用线路不足以完全定义该命令)。在一些实施例中，命令中的时钟周期的数量可以是固定的，但在其它实施例中，命令本身的第一部分可以包含对将使用多少个时钟周期来传送整个命令的指示。取决于设计到系统中的要求，命令可以包含各种类型的信息。
在事务的命令部分之后可以是地址部分，地址部分指示所选存储器设备中应当开始数据传输的起始地址。在一些实施例中，地址可以指定小到具体字节或字的位置，但其它实施例可以在地址中利用其它粒度级。例如，通过假设将字节级地址的最低有效位设为零，并且通过不将那些位包含在地址部分中，地址部分可以定位特定页或其它大块的数据，其中该块的起始地址是数据传输的指定起始点。所示实例示出专用于地址部分的两个时钟周期(对于16位数据总线，总计32位)，但取决于最大允许地址范围和地址粒度，地址部分可以使用1、3或更多个时钟周期。
在地址部分之后，序列的剩余部分可以专用于将要传送的实际数据。在一些实施例中，序列(或序列的某个部分，如数据部分)的长度可以是固定的。在其它实施例中，长度可以是可变的，并且命令的一部分可以指定该长度。
由于命令、地址和数据使用相同的I/O线，所以存储器设备需要用某种方法来区分它们。只要存储器设备能够确定命令何时在I/O线上，便可通过遵循预定的固定格式、或通过在命令中使用用于确定有多少个随后的时钟周期专用于地址和数据部分的信息来确定序列的剩余部分。在所示实例中，利用Start(启动)信号来指示序列的起始时钟周期(即，命令部分)。
图3示出根据本发明一个实施例的命令格式。出于说明的目的，示出16位命令格式，其中特定字段具有特定宽度并占用特定的I/O线，但其它实施例可以使用其它格式。在所示实施例中，利用4个最高有效位作为设备选择(Deyice Select)字段来从总线上的存储器设备中选择特定的存储器设备。四个位将允许多达16个设备在总线上。所示的状态/数据(Status/Data)字段用于确定操作是数据传输操作还是状态传输操作。读/写(Read/Write)字段用于确定是通过主机设备从存储器设备读取信息还是将信息从主机设备写入到存储器设备。
如果状态/数据字段指示状态并且读/写字段指示读，则所选存储器设备可在随后的时钟周期(例如，紧跟在命令之后的周期，但其它实施例可利用其它技术)中将它的状态置于I/O线上以供主机设备读取。如果状态/数据字段指示状态并且读/写字段指示写，则主机设备可在随后的时钟周期中将配置数据置于I/O线上，所选存储器设备可利用此配置数据来设置它的配置。如果状态/数据字段指示数据，则读/写字段可用于确定是要将数据从主机设备写入到所选存储器设备还是通过主机设备从存储器设备读取数据。
长度(Length)字段可用于指示由命令发起的事务的长度。取决于系统的设计，该字段可以有多种解释方式。例如，长度字段中的数量可以指示以下参数中的任一参数，或者可以指示这里未列出的任何可行的长度参数：1)所选存储器设备的整个事务的长度，2)事务的剩余部分的长度，3)事务的诸如地址部分或数据部分的特定部分的长度，4)及其它。长度部分中的值可以指示任何可行的度量单位，如时钟周期、字节、字、双字、四字等。在一些实施例中，如果不需要长度指示符(例如，因为命令指示状态操作，或者因为所有数据传输具有固定长度)，则该字段可用于其它目的，或可忽略。
图4示出根据本发明一个实施例、用于在主机设备中执行通信序列的方法的流程图。在流程图400中，在410，主机设备通过一组I/O线来将命令发送到存储器设备。如果命令是‘读状态(Read Status)’命令，则在435，主机设备可以通过用于发送命令的同一组I/O线来读取所选存储器设备的状态。如果命令是‘写配置(WriteConfiguration)’命令，则在430，主机设备可在用于发送命令的同一组I/O线上将配置信息写入到所选存储器设备。如果在420处确定命令是‘传输数据(Transfer Data)’命令，则在440，主机设备可通过将地址置于用于发送命令的相同的I/O线上来将地址发送给所选存储器设备。这可赋予所选存储器设备在它自己的存储器阵列内将要开始数据传输的起始地址。
如果在450处确定数据传输是读，则所选存储器设备可在指定的存储器地址开始从它自己的存储器阵列检索数据，并将数据置于I/O线上。在465，主机设备可以开始在I/O线上读取该数据。存储器设备将数据置于I/O线上以及主机设备从I/O线读取数据的这种过程可以根据完成数据传输的需要重复多次。在一些实施例中，命令可以指定传输的长度。
以类似的方式，如果在450处确定数据传输是写，则主机设备可开始将数据置于I/O线上(460)，所选存储器设备可从I/O线检索数据并从之前指定的地址开始将数据写入到它自己的存储器阵列。一旦传输完所有的数据或状态信息或配置信息，过程便在470处完成。在一些实施例中，在读和写操作的情况下，可以在存储器阵列和I/O线之间缓冲数据。
图5示出根据本发明一个实施例、用于在存储器设备中执行通信序列的方法的流程图。在流程图500中，在510，存储器设备可以通过一组I/O线来接收命令，并将命令解码。在一些实施例中，在预定事件之后通过I/O线接收的第一信号可视为是命令。在其它实施例中，可以在发送命令的同时(或者在一些实施例中，可以就在此之前)发送另一信号(例如，图2中示出的启动信号)以指示存储器设备应将I/O线上的信号理解为是命令。然后，可将命令解码以确定存储器设备要进行的操作。
命令的一部分可专用于选择标识符以指示命令针对总线上的哪个存储器设备。总线上的所有其它设备可忽视该命令。在520，所选存储器设备还可在530将命令解码以确定命令是否是数据传输命令。在本文件的上下文中，数据传输命令是指示要在主机设备和存储器设备的存储器阵列之间传送数据的命令。不是数据传输命令的命令可用于在主机设备和存储器设备中的控制电路之间传送信息，而不涉及存储器阵列。另外，可将命令解码以确定命令是涉及写(随后的相关数据从主机设备进入到存储器设备)还是读(随后的相关数据从存储器设备进入到主机设备)。尽管分开描述命令的设备选择、数据传输和读/写部分的解码，但在一些实施例中，它们中的一些或所有可以同时解码。
如果命令不是数据传输命令并且指示为读，则在545，所选存储器设备可将它的状态置于I/O线上，以使得主机设备可以读取该状态。如果命令不是数据传输命令并且指示为写，则在540，主机设备可将配置数据置于I/O线上，并且所选存储器设备可利用该信息来设置它的配置。在任一情况下，当命令序列完成时，在580，存储器设备使其本身处于接收模式，以使得它准备好接收和解码进一步的命令。
如果在530处确定命令是数据传输命令，从而指示将数据写入到所选存储器设备的存储器阵列或者从所选存储器设备的存储器阵列读取数据，则在550，所选存储器设备可以读取地址，主机设备可在命令之后将地址置于I/O线上。地址可以指示将要开始数据传输的存储器阵列中的地址。在一些实施例中，地址将在命令位于I/O线上之后的一个时钟周期位于I/O线上。如果地址需要比在I/O线上同时表示的位多的位，则多于一个时钟周期可专用于通过I/O线传输地址。
如果在560处指示数据传输是读操作，则在575，存储器设备可以开始从它的阵列读取数据并将该数据置于I/O线上以供主机设备读取。专用于传输此数据的时钟周期的数量取决于将要传送的数据量。在一些实施例中，用于此传输的时钟周期的数量可能已由命令指示，但在其它实施例中，该数量可以预先确定。在传送完数据之后，通信序列结束，并且存储器设备可在580处使其本身处于接收模式以等待进一步的命令。
如果在560处指示数据传输是写操作，则在570，存储器设备可从I/O线获取数据并将该数据写入到存储器设备的存储器阵列中。如前所述，在一些实施例中，传输的长度可以是固定的，或者在其它实施例中，可以在命令中指示。当数据传输完成时，存储器设备可在580处使其本身置于接收模式以等待进一步的命令。
图6示出根据本发明一个实施例的非易失性存储器设备的框图。只是为了便于说明，图1中的存储器设备120作为图6中示出的实例，但其它实施例可以使用其它存储器设备，而不管本文件中是否对它们进行了具体描述。存储器设备120可以包括非易失性存储单元的存储阵列610。在一些实施例中，这些单元可以是闪存单元。在一些特定实施例中，这些单元可以是NAND闪存单元。阵列可以具有按任何便利的字大小和地址范围设置的单元。高速缓存缓冲器620可用于缓冲从阵列610读取或从存储器控制器(例如，从图1中的主机设备110)写入到阵列610的数据。高速缓存缓冲器620可以用任何可行的形式实施，例如但不限于：1)易失性存储器阵列，2)先进先出缓冲器(FIFO)，3)及其它。控制逻辑630可以至少部分地基于从存储器控制器接收的命令来控制存储器设备120内的操作。如前所述，可以在命令序列期间的不同时间通过存储器总线的相同线路D[15:0]来传送命令和数据，可以使用START信号来启动命令序列，并且可以使用CLK信号来同步传送数据、命令等。
图7示出根据本发明一个实施例用于操作存储器设备的方法的流程图。在流程图700中，在710，存储器设备可以从存储器控制器接收将数据传送到它的存储阵列或从它的存储阵列传送出数据的命令。在一些操作中，它还可接收开始数据传输的阵列内地址。如果在720处确定命令是读命令，则在730，存储器设备可将数据从它的存储阵列的指定部分传送到它的高速缓存缓冲器中。在740，可以通过利用总线上的时钟信号来计时而经由存储器总线来将此数据从高速缓存同步地传送到请求的存储器控制器。类似地，如果在720处确定命令是写命令，则在750，同样可以通过利用总线上的时钟信号来计时而经由存储器总线将数据从存储器控制器同步地传送到存储器设备的高速缓存缓冲器中。然后，在760，可将数据从高速缓存缓冲器传送到阵列。
以上描述假设命令指示应当从存储阵列读取数据或将数据写入到存储阵列。其它命令可以涉及从存储器设备读取数据或将数据写入到存储器设备，而不涉及存储阵列或高速缓存缓冲器。例如，可向存储器设备发出‘读状态’命令，以请求存储器设备从它的控制逻辑中的一个或多个寄存器读取某种类型的状态信息，并将该状态信息置于存储器总线上以供存储器控制器读取。类似地，可向存储器设备发出‘写配置’命令，以请求存储器设备从存储器总线获得配置信息并将该信息写入到存储器设备的控制逻辑中的内部寄存器中。
当存储器总线上的数据传输速率远快于存储阵列的数据传输速率时，可使用存储器设备内的高速缓存缓冲器来得巨大好处。存储器控制器可发出触发存储器设备开始从它的存储阵列读取数据并将该数据置于相关联的存储缓冲器中的命令。然后，存储器控制器可在等待此缓慢的内部操作完成的同时执行其它存储器设备的其它操作。一旦将指定量的数据(例如，一页数据)置于高速缓存缓冲器中，存储器控制器便可在存储器总线上执行高速操作以将数据从高速缓存缓冲器传送到存储器控制器。反向操作相类似，不同之处在于将数据从存储器控制器高速传送到指定的存储器设备的高速缓存缓冲器。然后，存储器设备可以采用较缓慢的速率将数据从它的高速缓存缓冲器传送到它的存储阵列，而令存储器控制器可以自由地执行其它存储器设备的其它操作。
希望以上描述具说明性而不是限制性。本领域的技术人员将联想到改变。希望那些改变包含在本发明的各个实施例中，本发明仅受随附权利要求的精神和范围的限制。

Claims (16)

1.一种非易失性存储器装置，包括：
非易失性存储单元的阵列；以及
耦合到所述阵列并包含时钟信号引脚和一组输入/输出信号引脚的接口，所述接口将第一信号理解为命令，在第一一个或多个时钟周期期间在一组输入/输出引脚上接收所述第一信号，所述接口将第二信号理解为地址，在所述第一一个或多个时钟周期之后的第二一个或多个时钟周期期间在所述一组输入/输出引脚上接收所述第二信号，所述接口将第三信号解释为数据，在所述第二一个或多个时钟周期之后的第三一个或多个时钟周期期间在所述一组输入/输出引脚上接收所述第三信号，所述接口使用由所述时钟信号引脚接收的时钟信号来锁存所述第一信号、第二信号和第三信号；
其中通过所述接口利用所述命令、地址和数据来控制所述阵列。
2.如权利要求1所述的装置，其中所述阵列是NAND闪速阵列。
3.如权利要求1所述的装置，其中所述命令信号包括指示所述命令是读命令还是写命令的信号以及指示所述第二一个或多个时钟周期和所述第三一个或多个时钟周期的长度的信号。
4.如权利要求1所述的装置，其中所述接口还包括承载指示所述第一一个或多个时钟周期的开始的信号的另一引脚。
5.如权利要求1所述的装置，其中所述接口不包括单独专用于指示地址锁存或读/写选择的任何引脚。
6.如权利要求1所述的装置，还包括耦合到所述接口以将所述第一信号传送给所述接口的主机设备，所述主机设备未包含在与所述接口相同的集成电路中。
7.一种用于控制非易失性存储器设备的方法，包括：
将第一信号理解为操作非易失性存储器设备的命令，在第一一个或多个时钟周期期间在一组输入/输出线上接收所述第一信号，所述命令指示读操作或写操作；
将第二信号理解为地址，在所述第一一个或多个时钟周期之后的第二一个或多个时钟周期期间在所述一组输入/输出线上接收所述第二信号，所述地址指示数据传输操作的起始位置；以及
将第三信号理解为数据，在所述第二一个或多个时钟周期之后的第三一个或多个时钟周期期间在所述一组输入/输出线上接收所述第三信号，所述数据将传送到所述非易失性存储器设备的从所接收的地址开始的地址块或是从此地址块传送的；
其中利用单个时钟信号来锁存所述地址和数据。
8.如权利要求7所述的方法，其中利用另一信号来锁存所述命令。
9.如权利要求7所述的方法，其中所述接收命令的步骤包括接收操作NAND闪存设备的命令。
10.如权利要求7所述的方法，其中在所述命令中指示所述第三一个或多个时钟周期。
11.如权利要求7所述的方法，还包括在所述接收数据的步骤之后自动返回到接收操作模式。
12.一种用于控制非易失性存储器设备的装置，所述装置包括：
在第一一个或多个时钟周期期间在一组输入/输出线上将第一组信号从主机设备发送到非易失性存储器设备的部件，其中所述第一组信号被所述非易失性存储器设备理解为命令；
在所述第一一个或多个时钟周期之后的第二一个或多个时钟周期期间在所述一组输入/输出线上将第二组信号从所述主机设备发送到所述非易失性存储器设备的部件，其中所述第二组信号被所述非易失性存储器设备理解为数据传输的起始地址；
在所述第二一个或多个时钟周期之后的第三一个或多个时钟周期期间在所述一组输入/输出线上在所述主机设备与所述非易失性存储器设备之间传送第三组信号的部件，其中所述第三组信号被所述非易失性存储器设备理解为数据传输的数据；以及
提供单个时钟信号以便使所述第二和第三组信号同步的部件。
13.如权利要求12所述的装置，还包括提供另一信号以使所述第一组信号同步的部件。
14.如权利要求12所述的装置，还包括在所述第一组信号中包含指示所述第三组信号的长度的信息的部件。
15.如权利要求12所述的装置，其中所述第一组信号的长度是预先确定的。
16.如权利要求12所述的装置，其中所述第二组信号的长度是预先确定的。
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