CN102694640A - 数据输入/输出设备、方法和信息处理设备 - Google Patents

Abstract

本发明提供了数据输入/输出设备、方法和信息处理设备。一种数据输入/输出设备包括：缓冲器，其累积数据；以及数据接收器，其根据第二时钟接收与第一时钟同步地输入的数据，该第二时钟的生成源不同于该第一时钟的生成源。该数据输入/输出设备还包括：数据输入部，其把由数据接收器接收到的数据累积在缓冲器中；以及数据输出部，其以预定数据量为输出单位，按依据缓冲器中累积的数据的量的输出间隔，顺序地输出缓冲器中累积的数据。

Description

数据输入/输出设备、方法和信息处理设备

技术领域

本公开涉及数据输入/输出设备、信息处理设备和数据输入/输出方法。

背景技术

诸如蜂窝电话和笔记本PC之类的便携装置在许多情况下包括配备有供用户操作的操作部的主体单元和配备有诸如LCD之类的显示设备的显示单元。另外，可移动构件被用作铰接部以将主体单元连接到显示单元。通常，电源线和信号线通过此铰接部。因此，与铰接部的变形相应地，在通过铰接部的线路中发生劣化。因此，需要进行创新来防止当铰接部变形时通过铰接部的线路的劣化。上述LCD是液晶显示器的缩写。

为了抑制通过铰接部的线路的劣化，首先，减少通过铰接部的线路的数目是重要的。过去，并行传送体系被频繁地用于从主体单元到显示单元的数据传送。在使用并行传送体系的情况下，需要通过铰接部配设数十条或者更多的信号线来传送要在显示设备上显示的图像数据。因此，存在这样的风险，即与铰接部的变形相应地，发生信号线的扭曲，并且电源线和信号线断裂。因此，已经设计了向通过铰接部的数据传送应用串行传送体系来取代并行传送体系的方法。

在串行传送体系的情况下，数据是在被编码之后被传送的。作为编码体系，例如使用不归零(non-return-to-zero，NRZ)编码体系、曼彻斯特编码体系或者交替标记反转(alternate mark inversion，AMI)编码体系。例如，日本专利早期公布No.Hei 3-109843公开了一种通过利用AMI码来传送数据的技术，AMI码是双极码的代表示例。另外，此文档公开了一种技术，其中用信号电平的中间值表示并传送数据时钟，并且在接收侧基于信号电平来再现数据时钟。

发明内容

如果如上所述采用串行传送体系，则铰接部的变形的灵活性增大并且便携装置的设计可得到增强。另外，线路的数目减少，并且对扭曲等等的抵抗力增强。从而，通过铰接部的线路的可靠性增强了。然而，在串行传送体系的情况下，每一个时钟传送的数据的量比并行传送体系中的小，因此需要使用高速时钟来获得相同的数据传送速度。尤其，最近的便携终端上安装的LCD具有高分辨率，因此对于要在该LCD上显示的图像数据的串行传送需要使用非常高速的时钟。

用于串行传送的时钟是通过在串行化器一侧通过对基准时钟进行倍频来生成的。在去串行化器一侧，用于数据输出的时钟是通过对用于串行传送的时钟进行分频来生成的。在去串行化器一侧生成的时钟应当与输入到串行化器的数据中利用的时钟相对应。然而，这些时钟的生成源是相互不同的，因此在两个时钟之间不可避免地出现误差。结果，在一些情况下，在去串行化器一侧可能不会正确地再现数据。

提供了一种能够吸收输入时钟与输出时钟之间的频率误差的新颖、改进的数据输入/输出设备、信息处理设备和数据输入/输出方法。

根据本公开的一个实施例，提供了一种数据输入/输出设备，包括：缓冲器，被配置为累积数据；以及数据接收器，被配置为根据第二时钟接收与第一时钟同步地输入的数据，该第二时钟的生成源不同于该第一时钟的生成源。该数据输入/输出设备还包括：数据输入部，被配置为把由数据接收器接收到的数据累积在缓冲器中；以及数据输出部，被配置为以预定数据量为输出单位，按依据缓冲器中累积的数据的量的输出间隔，顺序地输出缓冲器中累积的数据。

根据本公开的另一实施例，提供了一种信息处理设备，包括：运算处理器，被配置为与第一时钟同步地输入数据；时钟生成器，被配置为生成第二时钟；以及数据接收器，被配置为根据由时钟生成器生成的第二时钟接收与第一时钟同步地从运算处理器输入的数据。该信息处理设备还包括：数据输入部，被配置为把由数据接收器接收到的数据累积在缓冲器中；数据输出部，被配置为以预定数据量为输出单位，按依据缓冲器中累积的数据的量的输出间隔，顺序地输出缓冲器中累积的数据；以及显示部，被配置为基于由数据输出部输出的数据来显示图像。

根据本公开的另一实施例，提供了一种数据输入/输出设备的数据输入/输出方法，该数据输入/输出设备具有用于累积数据的缓冲器。该方法包括：根据第二时钟接收与第一时钟同步地输入的数据，该第二时钟的生成源不同于该第一时钟的生成源；把接收步骤中接收到的数据累积在缓冲器中；以及以预定数据量为输出单位，按依据缓冲器中累积的数据的量的输出间隔，顺序地输出缓冲器中累积的数据。

如上所述，本公开的实施例使得能够吸收输入时钟与输出时钟之间的频率误差。结果，通过低成本振荡器获得了足够准确度并且可以抑制设备的制造成本和设计成本。

附图说明

图1是示出采用并行传送体系的便携终端的配置示例的说明图；

图2是示出采用串行传送体系的便携终端的配置示例的说明图；

图3是示出串行传送体系的传送方法的一个示例的说明图；

图4是用于说明从去串行化器输出的使能信号、数据信号和像素时钟的配置的说明图；

图5是用于说明输入到串行化器的时钟、用于串行传送的时钟和从去串行化器输出的时钟的配置的说明图；

图6是示出根据本公开的一个实施例的数据传送方法的一个示例的说明图；

图7是示出根据该实施例的串行化器和去串行化器的配置的说明图；

图8是用于说明根据该实施例的用于调整空白时段的方法的说明图；

图9是用于说明根据该实施例的用于调整空白时段的方法的说明图；并且

图10是用于说明根据该实施例的缓冲方法的说明图。

具体实施方式

下面将参考附图详细描述本公开的优选实施例。在本说明书和附图中，具有基本相同的功能配置的构成元件被给予相同的标号，从而省略重复的描述。

[描述的流程]

下面将对与以下将要描述的本公开的实施例有关的描述的流程进行简要描述。首先，参考图1，将简要描述采用并行传送体系的便携终端100的设备配置。接下来，参考图2，将简要描述采用串行传送体系的便携终端130的设备配置。此时，参考图3，将补充关于串行传送体系的数据传送方法的描述。

接下来，参考图4，将描述从去串行化器170输出并输入到液晶部104的使能信号、数据信号和像素时钟的配置。随后，参考图5，将描述输入到串行化器150的时钟、用于串行传送的时钟和从去串行化器170输出的时钟的配置。接下来，参考图6，将描述根据本实施例的数据传送方法。

接下来，参考图7，将描述根据本实施例的串行化器150和去串行化器170的功能配置。随后，参考图8和图9，将描述根据本实施例的用于调整空白时段的方法。接下来，参考图10，将描述根据本实施例的缓冲方法。最后，将对实施例和操作的技术思想进行总结，并且将简要描述从该技术思想获得的效果。

(描述项目)

1：介绍

1-1：采用并行传送体系的便携终端100的设备配置

1-2：采用串行传送体系的便携终端130的设备配置

2：实施例

2-1：数据传送方法

2-1-1：各种信号的配置

2-1-2：时钟流

2-1-3：数据流

2-2：功能配置

2-2-1：串行化器150的配置

2-2-2：去串行化器170的配置

2-3：用于调整空白时段的方法

2-4：(修改例)一行缓冲方法

3：总结

<1：介绍>

首先，下面将以采用相应体系的便携终端100和130的设备配置作为示例来简要介绍此前被频繁用作装置中的数据传送体系的并行传送体系和现在正变得流行的串行传送体系的概要。

[1-1：采用并行传送体系的便携终端100的设备配置]

首先，参考图1，将简要描述采用并行传送体系的便携终端100的设备配置。图1是示出采用并行传送体系的便携终端100的设备配置的一个示例的说明图。在图1中，蜂窝电话被示意性地描绘为便携终端100的一个示例。然而，下面将要描述的技术的应用范围并不限于蜂窝电话。例如，该技术也可被应用到诸如笔记本PC之类的信息处理设备以及各种便携式电子装置。

如图1中所示，便携终端100主要包括显示单元102、液晶部104(LCD)、连接部106、操作单元108、基带处理器110(BBP)以及并行信号路径112。LCD是液晶显示器的缩写。显示单元102和操作单元108经常分别被称为显示侧和主体侧。这里，为了便于描述，以经由并行信号路径112传送视频信号的情况作为示例。经由并行信号路径112传送的信号的种类当然不限于此，并且例如也包括控制信号和音频信号。

如图1中所示，在显示单元102中设置了液晶部104。首先，经由并行信号路径112传送的视频信号被输入到液晶部104。液晶部104基于输入的视频信号来显示视频。连接部106是将显示单元102连接到操作单元108的组件。形成此连接部106的连接构件例如具有能够使显示单元102在Z-Y平面中旋转180度的结构。此连接构件可被形成为能够使显示单元102在X-Z平面中旋转。在此情况下，便携终端100具有可折叠的结构。此连接构件可具有允许显示单元102在自由方向上运动的结构。

基带处理器110是提供对便携终端100的通信控制和应用执行功能的运算处理器。从基带处理器110输出的并行信号经由并行信号路径112被传送到显示单元102的液晶部104。在并行信号路径112中，配设了许多条信号线。例如，信号线的数目n在蜂窝电话中大约是50。如果液晶部104的分辨率是QVGA，则视频信号的传送速度大约是130Mbps。并行信号路径112被配设为通过连接部106。

即，在连接部106中，配设了形成并行信号路径112的许多条信号线。如果连接部106的运动范围如上所述被加宽，则并行信号路径112由于连接部106的运动而损坏的风险变得更高了。因此，并行信号路径112的可靠性降低了。如果尝试保持并行信号路径112的可靠性，则连接部106的运动范围受到限制，并且便携终端100的设计和功能降低了。因此，需要用于增强形成连接部106的可动构件的灵活性和并行信号路径112的可靠性的机制。因此，设计了稍后描述的串行传送体系。

这样结束了对采用并行传送体系的便携终端100的设备配置的描述。

[1-2：采用串行传送体系的便携终端130的设备配置]

参考图2，将简要描述采用串行传送体系的便携终端130的设备配置。图2是示出采用串行传送体系的便携终端130的设备配置的一个示例的说明图。

在图2中，蜂窝电话被示意性地描绘为便携终端130的一个示例。然而，下面将要描述的技术的应用范围并不限于蜂窝电话。例如，该技术也可被应用到诸如笔记本PC之类的信息处理设备以及各种便携式电子装置。具有与采用并行传送体系的便携终端100中的构成元件基本相同的功能的构成元件被给予相同的标号，从而省略对其的详细描述。

如图2中所示，便携终端130主要包括显示单元102、液晶部104(LCD)、连接部106以及操作单元108。另外，便携终端130具有基带1处理器110(BBP)、并行信号路径132和136、串行信号路径134、串行化器150以及去串行化器170。

与上述的便携终端100不同，便携终端130经由通过连接部106配设的串行信号路径134通过串行传送体系来传送视频信号。为此，在操作单元108中设置了用于对从基带处理器110输出的并行信号进行串行化的串行化器150。在显示单元102中，设置了用于对经由串行信号路径134传送来的串行信号进行并行化的去串行化器170。

串行化器150把从基带处理器110输出并经由并行信号路径132输入的并行信号转换成串行信号。例如，如图3中所示，信号A、信号B、信号C和信号D与并行信号时钟(P-CLK)同步地被并行输入到串行化器150。

在图3的示例中，信号A包括数据A1和数据A2，并且信号B包括数据B1和数据B2。另外，信号C包括数据C1和数据C2，并且信号D包括数据D1和数据D2。

串行化器150串行地组合信号A、信号B、信号C和信号D中包括的数据A1、A2、B1、B2、C1、C2、D1和D2，以生成与串行信号时钟(Clock)同步的组合信号，该串行信号时钟具有并行信号的频率的四倍的频率。该组合信号是串行信号。由串行化器150获得的串行信号经由串行信号路径134被输入到去串行化器170。

响应于串行信号的输入，去串行化器170从输入的串行信号中分离各个数据以恢复并行信号。另外，去串行化器170将并行信号经由并行信号路径136输入到液晶部104。一时钟可与通过组合信号A、信号B、信号C、信号D等等而获得的串行信号(数据信号)一起被传送到串行信号路径134。可通过使用诸如低电压差动信号(LVDS)之类的差动信号的传送体系来传送串行信号。

通过以这种方式采用串行传送体系，串行信号路径134的线路的数目k可被设定成比图1的便携终端100所拥有的并行信号路径112的线路的数目n小得多的数目(1≤k＜＜n)。例如，串行信号路径134的线路(k)可被减少到最多几条线路。结果，可以使得与通过其配设串行信号路径134的连接部106的运动范围有关的灵活性比通过其配设并行信号路径112的连接部106高得多。另外，也增强了串行信号路径134的可靠性。

这样结束了对采用串行传送体系的便携终端130的设备配置的描述。

<2：实施例>

下面将描述本公开的一个实施例。本实施例涉及用于吸收在从基带处理器110输出的数据中使用的时钟与在输入到液晶部104的数据中使用的时钟之间的频率误差的技术。

[2-1：数据传送方法]

下面将描述输入到液晶部104的信号的配置、在从基带处理器110到液晶部104的路径上流动的时钟的配置以及数据的配置。

(2-1-1：各种信号的配置)

如图4中所示，使能信号、数据信号和像素时钟被输入到液晶部104。图4示出了输入到液晶部的信号的示例。此像素时钟是始终被输入到液晶部104的基准时钟。数据信号与此像素时钟同步地被输入到液晶部104。然而，此数据信号仅在使能信号处于活动状态(在图4的示例中是高电平状态)的时段(以下称为有效数据时段)期间被输入到液晶部104。即，在使能信号处于非活动状态(在图4的示例中是低电平状态)的时段(以下称为空白时段)期间，数据信号不被输入到液晶部104。

通常，在使能信号连续处于活动状态的一个时段(一个有效数据时段)中，输入一行的画面数据。通过重复预定数目的有效数据时段，一个画面的画面数据被输入到液晶部104。使能信号、数据信号和像素时钟始终被输入到串行化器150。串行化器150对与有效数据时段相对应的数据信号进行串行化，并且将经串行化的数据信号传送到去串行化器170。

去串行化器170对从串行化器150接收的数据信号进行并行化。另外，去串行化器170基于从串行化器150接收的信号来生成像素时钟和使能信号。以这种方式从串行化器150传送到去串行化器170的使能信号、数据信号和像素时钟被输入到液晶部104。

(2-1-2：时钟流)

参考图5，下面将描述用于数据信号的输出的时钟与用于数据信号的串行传送的时钟之间的关系。图5示出了时钟流。例如，假定四个数据信号与16MHz的像素时钟同步地从基带处理器110输出。即，数据信号以16MHz×4比特＝64Mbps的速度被输入到串行化器150。

另外，假定如图5中所示20MHz的时钟被从振荡器190输入到串行化器150。在此情况下，串行化器150根据从振荡器190输入的20MHz的时钟接收数据信号。另外，串行化器150例如把从振荡器190输入的20MHz的时钟倍频到原始频率的四倍的频率以生成80MHz的时钟。

另外，串行化器150对四个数据信号进行串行化以生成串行信号。随后，串行化器150通过使用所生成的80MHz的时钟把串行信号传送到去串行化器170。去串行化器170基于从串行化器150接收的串行信号来再现80MHz的时钟。另外，去串行化器170对80MHz的时钟进行1/5分频以生成16MHz的时钟。此外，去串行化器170对串行信号进行并行化以再现四个数据信号。随后，去串行化器170根据所生成的16MHz的时钟将四个数据信号输入到液晶部104。

这样，通过对由振荡器190生成的时钟进行倍频来生成用于串行传送的时钟。通过对用于串行传送的时钟进行分频来生成用于将数据信号输入到液晶部104的时钟。由基带处理器110生成用于从基带处理器110输出数据信号的时钟。即，在用于输出数据信号的时钟(以下称为输出时钟)与用于将数据信号输入到液晶部104的时钟(以下称为输入时钟)之间，生成源是不同的。

在图5的示例中，输出时钟是16MHz，并且用于串行信号的传送的时钟是80MHz。另外，输入时钟是80MHz/5＝16MHz。因此，输入时钟与输出时钟相对应。然而，如果从基带处理器110输出的时钟不是准确地是16MHz或者如果从振荡器190输出的时钟不是准确地是20MHz，则输入时钟偏离输出时钟。如果输入时钟偏离输出时钟，则在原本应当输出数据的时段中没有输出数据，并且发生对应当输出的数据的捕捉的不完善。本实施例提供了防止发生这种问题的技术。

(2-1-3：数据流)

参考图6，下面将详细描述串行化器150和去串行化器170传送数据信号的方法。图6示出了数据流。

如图6中所示，数据信号例如根据16MHz的像素时钟被输入到串行化器150。此时，四个数据信号(信号A、信号B、信号C和信号D)被并入输入到串行化器150。当四个数据信号被输入时，串行化器150根据通过对从振荡器190输入的20MHz的时钟进行四倍频而生成的80MHz的时钟执行数据信号的串行传送。此时，如图6中所示，以每五个时钟一个时钟的速率插入空区域。去串行化器170对80MHz的时钟进行1/5分频以生成16MHz的时钟，并且根据此时钟并行输出四个数据信号。

在图6的示例中，在将四个数据信号输入到串行化器150时使用的时钟的频率是16MHz，并且从振荡器190输入的时钟的频率是20MHz。因此，因为16MHz×5＝20MHz×4＝80MHz的关系，数据被正确地传送。然而，对频率之间的这个关系的满足是基于以下前提的，即在将四个数据信号输入到串行化器150时使用的时钟的频率准确地是16MHz，并且从振荡器190输入到串行化器150的时钟的频率准确地是20MHz。

然而，能够准确地输出预定频率的时钟的振荡器是昂贵的。因此，通常使用输出大致具有预定频率的时钟的振荡器。这种廉价振荡器例如经常输出16.1MHz或15.9MHz的时钟，虽然原本其应当输出16.0MHz的时钟。类似地，廉价振荡器经常输出20.1MHz或19.9MHz的时钟，虽然原本其应当输出20.0MHz的时钟。

例如，假定20.0MHz的时钟被从振荡器190输入到串行化器150，并且16.1MHz的时钟被从基带处理器110输入到串行化器150。在此情况下，从基带处理器110输入到串行化器150的时钟的频率(16.1MHz)高于从去串行化器170输入到液晶部104的时钟的频率(20.0MHz×4/5＝16.0MHz)(上溢)。即，输入到去串行化器170的数据的速度高于从去串行化器170输出到液晶部104的数据的速度。在此情况下，存在未被输出到液晶部104的数据(数据捕捉不完善)。

相反，假定20.0MHz的时钟被从振荡器190输入到串行化器150，并且15.9MHz的时钟被从基带处理器110输入到串行化器150。在此情况下，从基带处理器110输入到串行化器150的时钟的频率(15.9MHz)低于从去串行化器170输入到液晶部104的时钟的频率(16.0MHz)(下溢)。即，输入到去串行化器170的数据的速度低于从去串行化器170输出到液晶部104的数据的速度。在此情况下，存在这样的时段，其中应当输出到液晶部104的数据不存在。

本实施例涉及一种用于即使当发生上述上溢或下溢时也避免输入数据捕捉的不完善和应当输出的数据不存在的时段的存在的方法。

[2-2：功能配置]

参考图7，下面将描述根据本实施例的串行化器150和去串行化器170的功能配置。图7是用于说明根据本实施例的串行化器150和去串行化器170的功能配置的说明图。

(2-2-1：串行化器150的配置)

首先，将描述串行化器150的功能配置。

以下描述是基于如下假设的：数据信号(数据)和15.8MHz的时钟(时钟，以下称为输入时钟)被从基带处理器110输入到串行化器150。数据信号和输入时钟是按图4中描述的定时输入的。另外，20MHz的时钟(以下称为基准时钟)被从振荡器190输入到串行化器150。另外，80MHz的时钟(以下称为传送时钟)被用于从串行化器150到去串行化器170的串行传送。

如图7中所示，串行化器150主要包括帧生成器151、倍频器152以及串行数据生成器153。各个构成元件利用基准时钟工作。

当相当于一行的画面数据的数据信号被从基带处理器110输入到串行化器150时，帧生成器151缓冲输入的数据信号。倍频器152对从振荡器190输入的基准时钟进行四倍频以生成80MHz的传送时钟。此传送时钟被输入到串行数据生成器153。串行数据生成器153对帧生成器151中缓冲的数据信号进行串行化以生成串行信号。随后，串行数据生成器153根据80MHz的传送时钟将串行信号传送到去串行化器170。

这样结束了对串行化器150的功能配置的描述。

(2-2-2：去串行化器170的配置)

下面将描述去串行化器170的功能配置。

如图7中所示，去串行化器170主要包括分频器171、并行数据生成器172、缓冲器管理部173、缓冲器174(存储部)以及数据再现器175。

当从串行化器150接收到串行信号时，分频器171对从串行信号获得传送时钟进行1/5分频以生成16MHz的时钟(以下称为再现时钟)。此再现时钟被输入到去串行化器170的各个构成元件。并行数据生成器172对串行信号进行并行化以再现数据信号。此数据信号被输入到缓冲器管理部173。响应于数据信号的输入，缓冲器管理部173将输入的数据信号存储在缓冲器174中。另外，缓冲器管理部173在预定的定时从缓冲器174读出数据信号并将其输入到数据再现器175。

此时，缓冲器管理部173将相当于一行的画面数据的数据信号视为一个单位并且逐个单位地将数据信号输入到数据再现器175。另外，缓冲器管理部173将指示数据信号的读取间隔的控制信号输入到数据再现器175。数据信号的这个读取间隔相当于画面数据的空白时段。即，此控制信号是指示空白时段的长度(例如由再现时钟的时钟数目表示)的信号。当数据信号和控制信号被输入时，数据再现器175根据再现时钟将输入的数据信号输入到液晶部104。此时，数据再现器175考虑由控制信号指示的空白时段来调整数据信号的输入定时。

这样结束了对去串行化器170的功能配置的描述。

[2-3：用于调整空白时段的方法]

参考图8和图9，下面将详细描述用于缓冲数据信号的方法。具体地，将描述用于依据输入到缓冲器管理部173的数据信号的输入速度来调整从缓冲器174输出数据信号的定时的方法。下面将描述的定时的调整相当于对画面数据的空白时段的调整。

(延长空白时段的示例)

首先，将参考图8来进行描述。图8示出了输入到缓冲器管理部173的数据信号(与行A、行B、……、行H、……的画面数据相对应的数据信号)、存储在缓冲器174中的数据信号、从缓冲器174输出的数据信号以及空白时段(数据信号的输出间隔)的定时图。图8的示例示出了下溢情况，其中输出时钟的速度高于输入时钟的速度。图8示出了延长空白时段的示例。

当与行A、行B、……、行H、……的画面数据相对应的数据信号被输入时，缓冲器管理部173顺序地将这些数据信号存储在缓冲器174中。在预定数目的数据信号(在图8的示例中是三行的数据信号)被累积在缓冲器174中之后，缓冲器管理部173顺序地输出缓冲器174中存储的数据信号。此时，缓冲器管理部173按预定的间隔(在图8的示例中是T1和T2)从缓冲器174读出数据信号并将数据信号输出到数据再现器175。

例如，当三行的数据信号被累积在缓冲器174中时，缓冲器管理部173按照与在缓冲器174中存储的顺序相同的顺序从先头起输出数据信号。在图8的示例中，在将行A、行B和行C的数据信号存储在缓冲器174之后，缓冲器管理部173输出行A的数据信号。当行A的数据信号被输出时，缓冲器174中存储的数据信号的数据量变成与两行相对应的量。在结束行A的数据信号的输出之后，缓冲器管理部173停止输出达预定的时段T1。因为行D的数据信号在此时段中被输入，所以缓冲器管理部173将行D的输入数据信号存储在缓冲器174中。当行D的数据信号被存储在缓冲器174中时，缓冲器174中存储的数据信号的数据量变成与三行相对应的量。

当在行A的数据信号输出结束之后经过预定时段T1时，缓冲器管理部173输出行B的数据信号。当行B的数据信号被输出时，缓冲器174中存储的数据信号的数据量变成与两行相对应的量。在结束行B的数据信号的输出之后，缓冲器管理部173停止输出达预定的时段T1。因为行E的数据信号在此时段中被输入，所以缓冲器管理部173将行E的输入数据信号存储在缓冲器174中。当行E的数据信号被存储在缓冲器174中时，缓冲器174中存储的数据信号的数据量变成与三行相对应的量。然而，在图8的示例中，在行E的数据信号被存储在缓冲器174中的定时，行C的输出开始。从而，缓冲器174中存储的数据信号的数据量变成与两行相对应的量。

预期到，如果像此前那样在预定时段T1之后输出行D的数据信号，则缓冲器174中存储的数据信号的数据量变成与一行相对应的量。另外，如果在不改变预定时段T1的情况下重复数据信号的输出，则缓冲器174中存储的数据信号的数据量将变成零。因此，缓冲器管理部173在结束行C的数据信号的输出之后，停止输出达预定时段T2，预定时段T2长于预定时段T1(T2＞T1)。此预定时段T2被设定成使得从行C的输出开始定时到行D的输出开始定时的时段长于从行E的输入开始定时到行F的输入开始定时的时段。如果以这种方式设定了时段，则在行D的输出开始定时之前开始行F的输入。从而，在行D的输出开始定时之前，缓冲器174中存储的数据信号的数据量变成与三行相对应的量。

类似地，执行行G、行H、……的输入和行E、行F、……的输出。以这种方式，依据缓冲器174中存储的数据信号的数据量来调整输出定时。这使得可以保持在缓冲器174中存储了适当量的数据信号的状态。另外，通过将数据信号缓冲在缓冲器174中，即使在下溢状态中，也避免了发生在应当输出画面数据的时段中未输出画面数据的问题。

(缩短空白时段的示例)

接下来，将参考图9来进行描述。图9示出了输入到缓冲器管理部173的数据信号(与行A、行B、……、行H、……的画面数据相对应的数据信号)、存储在缓冲器174中的数据信号、从缓冲器174输出的数据信号以及空白时段(数据信号的输出间隔)的定时图。图9的示例示出了上溢情况，其中输出时钟的速度低于输入时钟的速度。图9示出了缩短空白时段的示例。

当与行A、行B、……、行H、……的画面数据相对应的数据信号被输入时，缓冲器管理部173顺序地将这些数据信号存储在缓冲器174中。在预定数目的数据信号(在图9的示例中是三行的数据信号)被累积在缓冲器174中之后，缓冲器管理部173顺序地输出缓冲器174中存储的数据信号。此时，缓冲器管理部173按预定的间隔(在图9的示例中是T1和T2)从缓冲器174读出数据信号并将数据信号输出到数据再现器175。

例如，当三行的数据信号被累积在缓冲器174中时，缓冲器管理部173按照与在缓冲器174中存储的顺序相同的顺序从先头起输出数据信号。在图9的示例中，在将行A、行B和行C的数据信号存储在缓冲器174之后，缓冲器管理部173输出行A的数据信号。当行A的数据信号被输出时，缓冲器174中存储的数据信号的数据量变成与两行相对应的量。在结束行A的数据信号的输出之后，缓冲器管理部173停止输出达预定的时段T1。因为行D的数据信号在此时段中被输入，所以缓冲器管理部173将行D的输入数据信号存储在缓冲器174中。当行D的数据信号被存储在缓冲器174中时，缓冲器174中存储的数据信号的数据量变成与三行相对应的量。

当在行A的数据信号输出结束之后经过预定时段T1时，缓冲器管理部173输出行B的数据信号。当行B的数据信号被输出时，缓冲器174中存储的数据信号的数据量变成与两行相对应的量。在结束行B的数据信号的输出之后，缓冲器管理部173停止输出达预定的时段T1。因为行E和行F的数据信号在从行B的输出开始到行C的输出开始的时段中被输入，所以缓冲器管理部173将行E和行F的输入数据信号存储在缓冲器174中。当行E和行F的数据信号被存储在缓冲器174中时，缓冲器174中存储的数据信号的数据量变成与四行相对应的量。

在经过预定时段T1之后，缓冲器管理部173输出行C的数据信号。当行C的数据信号被输出时，缓冲器174中存储的数据信号的数据量变成与三行相对应的量。然而，预期到，如果在行C的数据信号的输出结束之后停止输出达预定时段T1，则缓冲器174中存储的数据信号的数据量变成与五行相对应的量。另外，如果在不改变预定时段T1的情况下重复数据信号的输出，则缓冲器174中存储的数据信号的数据量将逐渐增加。

因此，缓冲器管理部173在结束行C的数据信号的输出之后，停止输出达预定时段T2，预定时段T2短于预定时段T1(T2＜T1)。此预定时段T2被设定成使得从行C的输出开始定时到行D的输出开始定时的时段短于从行F的输入开始定时到行G的输入开始定时的时段。如果以这种方式设定了时段，则在行D的输出开始定时之前不开始行G的输入。从而，在行D的输出开始定时之前，缓冲器174中存储的数据信号的数据量不增加。

类似地，执行行G、行H、……的输入和行D、行E、……的输出。以这种方式，依据缓冲器174中存储的数据信号的数据量来调整输出定时。这使得可以保持在缓冲器174中存储了适当量的数据信号的状态。另外，通过将数据信号缓冲在缓冲器174中，即使在上溢状态中，也可避免画面数据捕捉的不完善。

[2-4：(修改例)一行缓冲方法]

在以上描述中，已说明了用于通过将与多行的画面数据相对应的数据信号存储在缓冲器174中来抑制上溢和下溢的影响的方法。在下文中，将参考图10描述用于通过利用其可存储数据量是与一行的画面数据相对应的数据信号的数据量的缓冲器174(FIFO)来抑制上溢和下溢的影响的方法。

图10示出了在串行化器150一侧输入的使能信号和数据信号的配置、所传送的数据的配置、缓冲器174中存储的数据信号的配置以及从去串行化器170输出到液晶部104的使能信号和数据信号的配置。被给予相同阴影的部件指示相同数据信号的成分。

如前所述，输入到串行化器150的数据信号按与一行的画面数据相对应的数据量的单位被传送到去串行化器170。传送到去串行化器170的数据信号被缓冲器管理部173顺序地存储在缓冲器174中。缓冲器的内容的时间变化在图10的中间行示出。缓冲器管理部173在每次数据信号被输入时执行对缓冲器174的写入，并且在累积了一行的数据之前不执行数据信号的读取。即，在累积了一行的数据之前的时段被视为空白时段。另外，缓冲器管理部173在累积一行的数据的同时，向数据再现器175输出使能信号和数据信号。

利用这种方法使得可以通过利用仅具有相当于一行画面数据的存储容量的缓冲器174来抑制上溢和下溢的影响，结果，可以降低成本。

<3：总结>

最后，下面将简要总结与本公开的实施例有关的技术内容。下面要描述的技术内容可被应用到各种信息处理设备，例如PC、蜂窝电话、便携式游戏机、便携式信息终端、信息家电以及车辆导航系统。尤其，该技术内容可被应用到设置在这种信息处理设备内部的数据输入/输出设备。

上述数据输入/输出设备具有以下缓冲器、数据接收器、数据输入部以及数据输出部。缓冲器是用于累积数据的存储部。数据接收器根据第二时钟接收与第一时钟同步输入的数据，该第二时钟的生成源不同于该第一时钟的生成源。数据输入部把数据接收器接收到的数据累积在缓冲器中。数据输出部按依据缓冲器中累积的数据的量的输出间隔，以预定数据量为单位，顺序地输出缓冲器中累积的数据。

在上述信息处理设备内部执行各种数据的输入和输出。例如，从中央处理单元输出的显示数据被输入到显示设备。在许多情况下，在从中央处理单元输出显示数据时使用的时钟和在将显示数据输入到显示设备时使用的时钟(例如也用作用于显示的时钟)是来自相同生成源的时钟。然而，因为中央处理单元与显示设备之间的布置关系以及设计原因，这两个时钟经常得自不同的生成源。在此情况下，除非使两个时钟的频率准确地相互匹配，否则将发生显示的扰乱。如果利用昂贵的生成源，则可以使两个时钟的频率准确地相互匹配。然而，利用昂贵的生成源导致制造成本的增大。

因此，根据本实施例的数据输入/输出设备具有缓冲器并且通过利用该缓冲器来调整数据的输出间隔。具体地，根据本实施例的数据输入/输出设备依据缓冲器中累积的数据的量来调整输出间隔。此配置使得即使第一时钟的速度高于第二时钟的速度或者即使第一时钟的速度低于第二时钟的速度，也能够抑制由时钟之间的频率误差造成的影响。另外，可以利用低成本生成源，从而可以降低制造成本。此外，消除了对时钟的频率、准确性和相关性的限制，从而可以降低设计成本。

(注意)

便携终端130是数据输入/输出设备和信息处理设备的一个示例。串行化器150是数据接收器的一个示例。缓冲器管理部173是数据输入部、数据输出部和控制信号输出部的一个示例。串行化器150是第一模块的一个示例。去串行化器170是第二模块的一个示例。串行数据生成器153是串行数据发送器的一个示例。并行数据生成器172是串行数据接收器的一个示例。基带处理器110是运算处理器的一个示例。振荡器190是时钟生成器的一个示例。液晶部104是显示部的一个示例。

虽然以上已经参考附图描述了本公开的优选实施例，但很明显，本公开并不限于有关示例。显然，本领域的技术人员可以想出在权利要求的范围中记载的范畴内的各种改变示例或修改示例，并且应当理解这些示例自然也属于本公开的技术范围。

在以上描述中，采用了具体数值，例如16MHz、20MHz、80MHz、四倍频和1/5分频。然而，这些数值是一个示例，并且应当依据实施例被相应地改变。另外，虽然以上描述是考虑到画面数据的输入/输出来进行的，但上述技术也可应用到另一种数据的输入/输出。这种修改自然也被包括在本实施例的技术范围中。

本公开包含与2010年12月24日向日本专利局提交的日本优先权专利申请JP 2010-288544中公开的主题相关的主题，特此通过引用将该申请的全部内容并入。

Claims (10)

1.一种数据输入/输出设备，包括：

缓冲器，被配置为累积数据；

数据接收器，被配置为根据第二时钟接收与第一时钟同步地输入的数据，该第二时钟的生成源不同于该第一时钟的生成源；

数据输入部，被配置为把由所述数据接收器接收到的数据累积在所述缓冲器中；以及

数据输出部，被配置为以预定数据量为输出单位，按依据所述缓冲器中累积的数据的量的输出间隔，顺序地输出所述缓冲器中累积的数据。

2.根据权利要求1所述的数据输入/输出设备，

其中，如果所述缓冲器中累积的数据的量小于第一阈值Th1，则所述数据输出部将所述输出间隔设定到预定的第一输出间隔，该第一输出间隔长于预定输出间隔，并且

如果所述缓冲器中累积的数据的量大于第二阈值Th2，则所述数据输出部将所述输出间隔设定到预定的第二输出间隔，该第二输出间隔短于所述预定输出间隔，其中Th2＞Th1。

3.根据权利要求1所述的数据输入/输出设备，

其中，所述数据输出部基于所述单位管理所述缓冲器中累积的数据的量，并且

如果所述缓冲器中累积的数据的量等于或小于N1个单位，则所述数据输出部将所述输出间隔设定到预定的第一输出间隔，该第一输出间隔长于预定输出间隔，并且如果所述缓冲器中累积的数据的量等于或大于N2个单位，则所述数据输出部将所述输出间隔设定到预定的第二输出间隔，该第二输出间隔短于所述预定输出间隔，其中N2＞N1。

4.根据权利要求3所述的数据输入/输出设备，

其中，所述数据是用于显示的数据，并且

所述预定数据量是与显示画面的一行相对应的数据量。

5.根据权利要求4所述的数据输入/输出设备，还包括：

控制信号输出部，被配置为输出指示空白时段的长度的控制信号，在该空白时段中所述数据输出部不输出数据。

6.根据权利要求1所述的数据输入/输出设备，

其中，所述数据接收器顺序地接收单位为所述预定数据量的数据，并且

在每个单位的数据被累积在所述缓冲器中的定时，所述数据输出部开始该数据的输出。

7.根据权利要求1所述的数据输入/输出设备，

其中，所述数据输入/输出设备包括：

第一模块，该第一模块具有所述数据接收器，以及

第二模块，该第二模块具有所述缓冲器、所述数据输入部和所述数据输出部并且通过预定的信号线连接到所述第一模块，

所述第一模块还具有：

串行数据生成器，对由所述数据接收器接收到的数据进行串行化以生成串行数据，以及

串行数据发送器，该串行数据发送器经由所述预定的信号线发送所述串行数据，

所述第二模块还具有：

串行数据接收器，该串行数据接收器接收经由所述预定的信号线发送来的串行数据，以及

并行数据生成器，该并行数据生成器对由所述串行数据接收器接收到的串行数据进行并行化，并且

所述数据输入部将由所述并行数据生成器并行化的数据作为由所述数据接收器接收到的数据累积在所述缓冲器中。

8.根据权利要求7所述的数据输入/输出设备，

其中，所述数据是用于显示的数据，

所述第一模块还具有：

运算处理器，该运算处理器与所述第一时钟同步地输入数据，以及

时钟生成器，该时钟生成器生成所述第二时钟，

所述第二模块还具有显示部，该显示部基于所述数据显示图像，

所述数据接收器根据由所述时钟生成器生成的所述第二时钟接收与所述第一时钟同步地从所述运算处理器输入的数据，并且

所述数据输出部将数据输出到所述显示部。

9.一种信息处理设备，包括：

运算处理器，被配置为与第一时钟同步地输入数据；

时钟生成器，被配置为生成第二时钟；

数据接收器，被配置为根据由所述时钟生成器生成的所述第二时钟接收与所述第一时钟同步地从所述运算处理器输入的数据；

数据输入部，被配置为把由所述数据接收器接收到的数据累积在所述缓冲器中；

数据输出部，被配置为以预定数据量为输出单位，按依据所述缓冲器中累积的数据的量的输出间隔，顺序地输出所述缓冲器中累积的数据；以及

显示部，被配置为基于由所述数据输出部输出的数据来显示图像。

10.一种数据输入/输出设备的数据输入/输出方法，所述数据输入/输出设备具有用于累积数据的缓冲器，所述方法包括：

根据第二时钟接收与第一时钟同步地输入的数据，该第二时钟的生成源不同于该第一时钟的生成源；

把接收步骤中接收到的数据累积在所述缓冲器中；以及

以预定数据量为输出单位，按依据所述缓冲器中累积的数据的量的输出间隔，顺序地输出所述缓冲器中累积的数据。

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