CN101895371A - 信息处理设备、编码方法和帧同步方法 - Google Patents

Abstract

提供了一种信息处理设备、编码方法和帧同步方法。信息处理设备包括：帧生成器，用于通过向数据添加表示数据的起始位置的头部来生成帧；编码器，用于根据特定编码方案对帧生成器生成的帧进行编码，并生成由互不相同的第一比特和第二比特表示的编码数据；周期改变器，用于通过控制编码器来改变头部区间中的编码周期；以及线路编码单元，用于对编码器生成的编码数据进行线路编码，并生成编码信号，该编码信号以多个第一水平的形式表示第一位，以多个与第一水平不同的第二水平的形式表示第二位，使得不连续出现相同的水平，并且对于该编码信号，水平的极性在时钟的每半个周期被反转。

Description

信息处理设备、编码方法和帧同步方法

技术领域

本发明涉及信息处理设备、编码方法和帧同步方法。

背景技术

诸如移动电话和笔记本个人计算机(下文中称为笔记本PC)之类的大多数信息处理设备使用将要由用户操作的主体与在其上显示信息的显示部分相连接的用于铰链部分的可移动部件。然而，大量的信号线路和电力线路穿过该铰链部分，并且需要用于保持配线的可靠性的方法。首先想到的是减少穿过铰链部分的信号线路的数量。因此，通过使用串行传输方法代替并行传输方法来使得进行主体和显示部分之间的数据传输处理。当使用串行传输方法时，信号线路的数量减少，此外还可以获得降低电磁干扰(EMI)的效果。

在串行传输方法中，对数据进行编码，然后进行传输。此时，例如，使用非归零(NRZ，Non Return to Zero)编码方案、曼彻斯特(Manchester)编码方案、交替传号反转(Alternate Mark Inversion)编码方案等作为编码方案。例如，JP-A-1991-109843公开了一种用于使用作为双极性码的代表示例的AMI码来传输数据的技术。该专利文献还公开了一种技术，根据该技术，数据时钟在由信号水平的中间值表示之后被传输，并且接收侧基于该信号水平来重新生成该数据时钟。此外，JP-A-2008-148221公开了一种在接收侧对从串行化器发送到解串器的信号进行帧同步的技术。具体地，该专利文献公开了一种在将同步码添加到发送帧之后发送该发送帧以降低接收侧的用于同步建立的处理负荷的技术。

发明内容

然而，在诸如笔记本PC之类的信息处理设备中，即使使用利用上述码的串行传输方法，在铰链部分中布线的信号线路的数量仍然大。例如，在笔记本PC的情况下，除了要发送到显示部分的视频信号之外，还存在与用于照亮LCD的LED背光相关的配线，因此在铰链部分中布线了包括这些信号线路的数十个信号线路。LCD是液晶显示器的缩写，LED是发光二极管的缩写。

鉴于这些问题，已经开发了编码方案(下文中称为新方案)，根据该方案，直流(DC)分量不被包括，并且根据该方案，时钟分量可以容易地被从接收的信号中提取。由于基于该新方案生成的传输信号不包括DC分量，因此该传输信号可以通过被叠加到DC电源上来被传输。此外，通过检测传输信号的极性反转周期，接收侧可以在不使用PLL的情况下重新生成时钟。因此，可以将多个信号线路束在一起，从而可以减少信号线路的数量，还可以减小功率消耗和电路规模。PLL是锁相环的缩写。

即使在根据这种新方案而使用利用多水平码的高速数据传输方案时，也需要在接收侧建立帧同步，以正确地对数据进行解码。例如，上述的JP-A-2008-148221公开了一种在帧的起始处添加的头部部分处提供诸如K码或逗号码之类的同步码并使用同步码在接收侧建立帧同步的方法。然而，在使用该方法时，对同步码的检测精确度将取决于头部部分中的已知的比特序列的长度，因此除非头部部分被设置成足够的长度，否则会出现误同步。例如，当已知的比特序列的长度为8比特时，以1/2⁸＝1/256的概率出现误同步。相对来说，如果已知的比特序列的长度被扩展以降低误同步的概率，则一帧中的头部部分的比例增加并且传输效率降低。

针对上述问题，希望提供一种新颖的改进的信息处理设备、编码方法和帧同步方法，使得能够在不降低传输效率的情况下更确定地建立帧同步。

根据本发明的实施例，提供了一种信息处理设备，包括：帧生成单元，用于通过向传输数据添加表示传输数据的起始位置的头部来生成传输帧；编码单元，用于根据特定编码方案对帧生成单元生成的传输帧进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；周期改变单元，用于通过控制编码单元改变头部区间中的编码周期；以及线路编码单元，用于对编码单元生成的编码数据进行线路编码，并生成编码信号，该编码信号以多个第一幅值水平的形式表示第一比特值，以多个与第一幅值水平不同的第二幅值水平的形式表示第二比特值，使得不连续出现相同的幅值水平，并且对于该编码信号，幅值水平的极性在时钟的每半个周期被反转。

此外，帧生成单元可以被配置为通过与传输数据的比特长度无关地向传输数据添加具有特定比特长度的头部来生成传输帧。

此外，信息处理设备还可以包括：信号发送单元，用于发送线路编码单元生成的编码信号；信号接收单元，用于接收信号发送单元发送的编码信号；幅值检测单元，用于检测信号接收单元接收到的编码信号的幅值水平；编码规则违反(coding rule violation)检测单元，用于从幅值检测单元的检测结果中检测与根据特定编码方案的编码规则违反相对应的幅值模式；以及头部检测单元，用于基于编码规则违反检测单元检测到的幅值模式的位置来检测传输数据的起始位置。    

此外，信息处理设备还可以包括：解码单元，用于根据幅值检测单元的检测结果而通过基于特定编码方案的编码规则对编码信号进行解码处理来生成解码数据；以及数据提取单元，用于通过参考头部检测单元检测到的传输数据的起始位置来从解码单元生成的解码数据中提取与传输数据相对应的区间的数据。

此外，信息处理设备还可以包括：串行化器，串行化器包括帧生成单元、编码单元、周期改变单元、线路编码单元和信号发送单元，其中，并行数据被转换为串行数据并被作为传输数据而发送到编码单元，编码单元在周期改变单元的控制下生成的编码数据被输入到线路编码单元，并且信号发送单元发送线路编码单元生成的编码信号；以及解串器，该解串器经由特定信号线路与串行化器相连接，该解串器包括信号接收单元，幅值检测单元、编码规则违反检测单元、头部检测单元、解码单元和数据提取单元，其中，信号接收单元接收通过特定信号线路发送的传输信号，幅值检测单元从信号接收单元接收到的传输信号中检测幅值水平，编码规则违反检测单元基于检测结果而检测编码规则违反，解码单元生成解码数据，头部检测单元基于编码规则违反的检测结果来检测传输数据的起始位置，数据提取单元使用检测结果从解码数据中提取与传输数据相对应的数据，并对数据进行并行化和输出。

此外，编码数据可以是双极性码、占空比为100％的交替传号反转(AMI)码或部分响应码。

根据本发明的另一实施例，提供了一种信息处理设备，包括：头部添加单元，用于向传输数据添加表示数据的起始位置的头部；编码单元，用于根据特定编码方案对被头部添加单元添加了头部的传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；周期改变单元，用于通过控制编码单元在头部区间中改变编码周期；以及编码数据发送单元，用于在周期改变单元的控制下发送编码单元生成的编码数据。

此外，信息处理设备还可以包括：编码数据接收单元，用于接收编码数据发送单元发送的编码数据；编码规则违反检测单元，用于从编码数据接收单元接收到的编码数据中检测根据特定编码方案的编码规则违反；以及头部检测单元，用于基于编码规则违反检测单元检测到的编码规则违反的位置来检测头部的位置。

根据本发明的另一实施例，提供了一种编码方法，包括以下步骤：通过向传输数据添加表示传输数据的起始位置的头部来生成传输帧；在在头部的区间和传输数据的区间之间改变编码周期时，根据特定编码方案对在生成传输帧的步骤中生成的传输帧进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；以及对在编码步骤中生成的编码数据进行线路编码并生成编码信号，该编码信号以多个第一幅值水平的形式表示第一比特值，以多个与第一幅值水平不同的第二幅值水平的形式表示第二比特值，使得不连续出现相同的幅值水平，并且对于该编码信号，幅值水平的极性在时钟的每半个周期被反转。

根据本发明的另一实施例，提供了一种编码方法，包括以下步骤：向传输数据添加表示数据的起始位置的头部；以及在在头部的区间和传输数据的区间之间改变编码周期时，根据特定编码方案对在添加头部的步骤中被添加了头部的传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据。

根据本发明的另一实施例，提供了一种帧同步方法，包括以下步骤：向传输数据添加表示数据的起始位置的头部；在在头部的区间和传输数据的区间之间改变编码周期时，根据特定编码方案对在添加头部的步骤中被添加了头部的传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；发送在编码步骤中生成的编码数据；接收在发送步骤中发送的编码数据；从在接收步骤中接收到的编码数据中检测根据特定编码方案的编码规则违反；以及基于在检测步骤中检测到的编码规则违反的位置来检测头部的位置。

根据本发明的上述实施例，可以在不降低传输效率的情况下更确定地建立帧同步。

附图说明

图1是示出采用并行传输方案的移动终端的配置示例的说明图；

图2是示出采用串行传输方案的移动终端的配置示例的说明图；

图3是示出根据本发明实施例的移动终端的功能配置示例的说明图；

图4是示出根据本实施例的线路编码方法的示例的说明图；

图5是更详细地示出了根据本实施例的帧生成单元和编码器的功能配置的说明图；

图6是示出根据本实施例的线路编码方法和用于头部部分的编码方法的示例的说明图；

图7是示出根据本实施例的将AMI编码规则用作其基础的线路编码规则的示例的说明图；

图8是示出根据本实施例的将AMI编码规则用作其基础的线路编码规则的示例的说明图；

图9是更详细地示出根据本实施例的解码器和帧同步单元的功能配置的说明图；

图10是示出根据本实施例的解码方法和帧同步方法的示例的说明图；

图11是示出根据本实施例的检测同步模式的方法的示例的说明图；

图12是示出根据本实施例的变型例的线路编码方法的示例的说明图；以及

图13是示出根据本实施例的变型例的解码方法和帧同步方法的示例的说明图。

具体实施方式

下文中，参考附图详细描述本发明的优选实施例。注意，在本说明书和附图中，用相同的附图标记表示具有基本上相同的功能和结构的构成要素，并省略对这些构成要素的重复说明。

<说明的流程>

简要描述对下面说明的本发明的实施例的说明的流程。首先，参考图1简要说明采用并行传输方案的移动终端100的装置配置。这里，将指出与并行传输方案相关的缺点。然后，参考图2简要说明采用串行传输方案的移动终端130的装置配置。

然后，参考图3说明根据本发明的实施例的移动终端130的功能配置。这里，参考图4说明根据本实施例的线路编码方法。此外，参考图5详细说明作为根据本实施例的移动终端130的构成要素的线路编码单元154的功能。此外，参考图6和7说明根据本实施例的对同步码进行编码的方法。

此外，参考图8和9详细说明作为根据本实施例的移动终端130的构成要素的线路解码单元176的功能配置。此外，参考图10和11说明根据本实施例的检测同步码的方法。然后，参考图12，通过参照变型例对根据本实施例的对同步码进行编码的方法进行补充说明。此外，参考图13，通过参照变型例对根据本实施例的检测同步码的方法进行补充说明。最后，对本实施例的技术思想进行总结，并简要说明由该技术思想获得的操作效果。

(说明项)

    1：引言

    1-1：采用并行传输方案的移动终端100的装置配置

    1-2：采用串行传输方案的移动终端130的装置配置

    2：实施例

    2-1：移动终端130的功能配置

    2-1-1：总体功能配置

    2-1-2：发送侧的详细功能配置

    2-1-3：接收侧的详细功能配置

2-2：编码方法

2-3：帧同步方法

2-4：变型例(编码方法，帧同步方法)

3：结论

<1：引言>

首先，在详细说明根据本发明的实施例的技术之前，对本实施例要解决的问题进行简要总结。

(1-1：采用并行传输方案的移动终端100的装置配置)

首先，参考图1简要说明采用并行传输方案的移动终端100的装置配置。图1是示出采用并行传输方案的移动终端100的装置配置的示例的说明图。在图1中示意性地示出移动电话作为移动终端100的示例。然而，下面描述的技术的应用范围不限于移动电话。例如，其可以应用于诸如笔记本PC之类的信息处理设备或各种便携式电子装置。

如图1所示，移动终端100主要包括显示单元102、液晶单元104(LCD)、连接单元106、操作单元108、基带处理器110(BBP)和并行信号路径112。LCD是液晶显示器的缩写。另外，将显示单元102和操作单元108分别称为显示侧和主体侧。另外，为了便于说明，作为示例来说明通过并行信号路径112传输图像信号的情况。当然，要通过并行信号路径112传输的信号的类型不限于此，例如，该信号还可以是控制信号、音频信号等。

如图1所示，液晶单元104设置在显示单元102上。将通过并行信号路径112传输的图像信号输入到液晶单元104。液晶单元104基于输入的图像信号显示图像。此外，连接单元106是连接显示单元102和操作单元108的部件。形成连接单元106的连接部件例如具有使得显示单元102能够在Z-Y平面中旋转180度的结构。还可以形成连接部件，使得显示单元102可以在X-Z平面中旋转。在这种情况下，移动终端100将具有能够折叠的结构。另外，连接部件还可以具有允许显示单元102沿任意方向自由移动的结构。

基带处理器110是向移动终端100提供通信控制功能和应用程序执行功能的计算处理单元。从基带处理器110输出的并行信号被通过并行信号路径112传输到显示单元102的液晶单元104。并行信号路径112设置有多个信号线路。在移动电话的情况下，例如，信号线路的数量n约为50个线路。在液晶单元104的分辨率为QVGA的情况下，图像信号传输速度大约为130 Mbps。并行信号路径112被布线为使得线路通过连接单元106。

换句话说，在连接单元106中设置形成并行信号路径112的多个信号线路。如上所述，如果连接单元106的移动范围增大，则移动造成并行信号路径112损坏的风险增大。这将导致并行信号路径112的可靠性降低。另一方面，如果保持并行信号路径112的可靠性，则连接单元106的移动范围将受到限制。由于该原因，串行传输方案已在移动电话等中得到广泛使用，以保持并行信号路径112的可靠性，同时还提高形成连接单元106的可移动部件的自由度。从电磁干扰(EMI)的观点，也提出传输线路转变为串行传输方案。

(1-2：采用串行传输方案的移动终端130的装置配置)

现在，参考图2来简要说明采用串行传输方案的移动终端130的装置配置。图2是示出采用串行传输方案的移动终端130的装置配置的示例的说明图。在图2中示意性地示出了移动电话作为移动终端130的示例。然而，下面说明的技术的应用范围不限于移动电话。例如，该技术可以应用于诸如笔记本PC之类的信息处理设备或各种便携式电子装置。此外，用相同的附图标记表示具有与图1所示的并行传输方案的移动终端100的功能基本上相同的功能的构成要素，并且省略对这些构成要素的详细说明。

如图2所示，移动终端130主要包括显示单元102、液晶单元104(LCD)、连接单元106和操作单元108。此外，移动终端130包括基带处理器110(BBP)、并行信号路径132、136、串行信号路径134、串行化器150和解串器170。

与上述的移动终端100不同，移动终端130经由通过连接单元106布线的串行信号路径134而按照串行传输方案传输图像信号。因此，在操作单元108中设置串行化器150，以对从基带处理器110输出的并行信号进行串行化。另一方面，在显示单元102中设置解串器170，以对通过串行信号路径134传输的串行信号进行并行化。

串行化器150将从基带处理器110输出的且通过并行信号路径132输入的并行信号转换为串行信号。将已被串行化器150转换后的串行信号通过串行信号路径134输入到解串器170。当输入串行信号时，解串器170根据输入的串行信号恢复原始的并行信号。然后，解串器170通过并行信号路径136将该并行信号输入到液晶单元104。

在串行信号路径134中可以单独传输例如NRZ数据，或者替代性地，可以一起传输数据信号和时钟信号。串行信号路径134中的线路的数量k显著地小于图1中的移动终端100中的并行信号路径112中的线路的数量n(1≤k＜＜n)。例如，线路的数量k可以减少到仅数个线路。因此，可以说，与串行信号路径134通过的连接单元106的可移动范围相关的自由度远大于与并行信号路径112通过的连接单元106的可移动范围相关的自由度。同时，还可以说串行信号路径134的可靠性高。另外，诸如LVDS等的微分信号通常被用于流过串行信号路径134的串行信号。LVDS是低电压差分信号的缩写。

前面简要说明了移动终端130的装置配置。上面大致说明了采用串行传输方案的移动终端130的总体装置配置。然而，连接单元106中的信号线路的数量可以被减少多少取决于流过串行信号路径134的信号的形式。串行化器150和解串器170用于确定信号的该形式。稍后，关注串行化器150和解串器170的配置，并详细说明移动终端130的功能。但是首先对根据相关技术的装置内的数据传输的缺点进行总结。

(问题1的总结)

如上所述，装置内的数据传输的缺点之一是，如果连接单元106中的线路的数量大，则可移动部件的移动受到限制，或者由于线路中断的风险提高而导致可靠性降低。为了消除该缺点，首先采用如上所述的串行传输方案。然而，即使在采用串行传输方案时，也必须在连接单元106中设置电源线路等，因此线路的数量仍然大。此外，在诸如上述的移动终端130之类的小的电子装置的情况下，希望尽可能减小功率消耗的量。迄今为止，当在接收侧重新生成时钟时已使用PLL。然而，用于驱动PLL的功率消耗的量过大以至于在小的电子装置中不能忽略。因此，已经提出了上述的新方案的编码方法来应对该问题。

基于根据新方案的该编码方法生成的信号是几乎不包括DC分量的多水平信号，该信号的极性在时钟的每半个周期反转，并且该信号通过多个幅值水平来表示一个比特值。该信号可以被叠加在DC电源上来传输。此外，使用该信号使得在接收侧能够在不使用PLL的情况下重新生成时钟。因此，不必使用PLL，并且可以将功率消耗保持在低水平的程度。此外，可以减少连接单元106中的信号线路的数量。通过采用根据新方案的编码方法，能够获得显著的效果。

然而，即使利用使用根据新方案的多水平码的高速数据传输方案，在接收侧也必须建立帧同步以正确地对数据进行解码。通常使用以下方法：根据该方法，在被添加在帧的起始处的头部部分处提供诸如K码或逗号码之类的同步码，并通过使用该同步码在接收侧建立帧同步。然而，当使用该方法时，对同步码的检测精度将取决于头部部分中的已知的比特序列的长度，因此，除非将头部部分设置为足够的长度，否则会出现误同步。例如，当已知的比特序列的长度是8比特时，出现误同步的概率是1/2⁸＝1/256。相对来说，如果扩展已知的比特序列的长度以降低误同步的概率，则头部部分在一帧中的比例增加并且传输效率降低。

鉴于上述问题，本发明的发明人已设计了一种使得能够在不降低传输效率的情况下更可靠地建立帧同步的帧同步方法。下面，作为与该帧同步方法相关的实施例的示例，说明将该帧同步方法应用于移动终端130的情况，并且将详细说明针对该情况的串行化器150和解串器170的功能配置。另外，下面通过使用以AMI编码规则作为基础的新方案的编码方法作为具体示例来说明根据本实施例的帧同步方法。然而，根据本实施例的帧同步方法的应用范围不限于新方案的编码方法，例如，根据本实施例的帧同步方法可以广泛地应用于使用极性反转的码格式，例如双极性码、根据部分响应方案的码等。

<2：实施例>

说明本发明的实施例。本实施例涉及一种通过利用与同步码相关的编码规则违反而使得能够在不降低传输效率的情况下更可靠地建立帧同步的帧同步方法。下面作为示例来说明将该帧同步方法应用于移动终端130的情况，并且详细说明根据本实施例的具体技术内容。

(2-1：移动终端130的功能配置)

现在，参考图3、5和9说明根据本实施例的移动终端130的功能配置。首先，参考图3来说明移动终端130的总体功能配置。然后，参考图5至7对移动终端130中包括的发送侧的构成要素给出补充说明。此外，参考图9至11对移动终端130中包括的接收侧的构成要素给出补充说明。这里还说明与本实施例的帧同步方法相关的各个方法，例如编码方法、解码方法、检测同步码的方法等。

(2-1-1：总体功能配置)

首先，参考图3来说明根据本实施例的移动终端130的总体功能配置。图3是示出根据本实施例的移动终端130的总体功能配置的示例的说明图。注意，图3是主要示出串行化器150和解串器170的功能配置的说明图，并且省略对其它构成要素的说明。

如图3所示，移动终端130包括串行化器150和解串器170。如前面所描述的，从基带处理器110通过并行信号路径132向串行化器150输入并行数据和并行数据时钟。输入到串行化器150的并行数据被基于并行数据时钟而进行串行化，然后被进行线路编码并被发送到解串器170。解串器170根据接收到的串行信号对串行数据进行解码。

此时，从接收到的串行信号中提取时钟分量，并基于提取的时钟分量重新生成串行数据时钟。由解串器170解码的串行数据被转换为并行数据，并被输入到液晶单元104等中。以这种方式，利用移动终端130，信号被串行化并被从串行化器150发送到解串器170。此外，从接收到的串行信号中提取时钟分量，并基于提取的时钟分量重新生成并行数据时钟。

下面，说明串行化器150和解串器170的功能配置，同时详细说明在总体处理流程中要在串行化器150和解串器170中执行的信号处理、信息处理等内容。

(串行化器150)

首先说明串行化器150的功能配置。如图3所示，串行化器150主要包括P/S转换单元152、线路编码单元154、PLL单元156、定时控制单元158和驱动器160。此外，线路编码单元154包括帧生成单元162和编码器164。

如上所述，首先将并行数据(P-DATA)和并行数据时钟(P-CLK)从基带处理器110输入到串行化器150。P/S转换单元152将输入到串行化器150的并行数据转换为串行数据。将已由P/S转换单元152转换的串行数据输入到线路编码单元154中。线路编码单元154通过帧生成单元对串行数据添加头部等，并生成传输帧。此外，线路编码单元154通过新方案的编码方法对传输帧进行编码，并通过编码器164生成串行信号。

将在线路编码单元154处生成的串行信号输入到驱动器160。驱动器160通过例如根据LVDS的微分传输方案而将串行信号发送到解串器170。稍后将说明线路编码单元154的编码方法。相对来说，将被输入到串行化器150的并行数据时钟输入到PLL单元156。PLL单元156根据并行数据时钟生成串行数据时钟，并将该串行数据时钟输入到P/S转换单元152、线路编码单元154和定时控制单元158。所输入的串行数据时钟被用于P/S转换单元152的转换处理、线路编码单元154的编码处理和定时控制单元158的定时控制处理。将在对根据本实施例的编码方法的说明中说明这些处理。

(解串器170)

接下来说明解串器170的功能配置。

如图3所示，解串器170主要包括接收器172、时钟检测单元174、线路解码单元176、S/P转换单元178和定时控制单元180。此外，线路解码单元176包括解码器182和帧同步单元184。

如上所述，首先通过根据LVDS的微分传输方案而将串行信号从串行化器150发送到解串器170。接收器172接收该串行信号。将接收器172接收的串行信号输入到线路解码单元176和时钟检测单元174。当输入串行信号时，线路解码单元176通过解码器182从串行信号中解码出传输帧。此外，线路解码单元176通过帧同步单元184检测该传输帧中的头部部分，建立帧同步，检测数据的起始部分，并提取串行数据。稍后将说明线路解码单元176的解码方法和帧同步方法。

将已由线路解码单元176解码的串行数据输入到S/P转换单元178。S/P转换单元178将输入的串行数据转换为并行数据(P-DATA)。向液晶单元104输出从S/P转换单元178输出的并行数据。针对其部分，时钟检测单元174从接收器172输入的串行信号中检测时钟分量，并重新生成串行数据时钟。此时，时钟检测单元174检测串行信号的跨零的幅值水平的时间，并基于检测结果而重新生成串行数据时钟。

将在时钟检测单元174处重新生成的串行数据时钟输入到线路解码单元176和定时控制单元180。该串行数据时钟被用于线路解码单元176的解码处理和定时控制单元180的定时控制处理中。此外，将输入到定时控制单元180的串行数据时钟转换为并行数据时钟(P-CLK)，并将该并行数据时钟输出到液晶单元104。

到此为止，说明了根据本实施例的移动终端130的总体功能配置。注意，在上面的说明中省略了对根据本实施例的编码方法、解码方法和帧同步方法的详细说明。下面参考图4至11详细说明这些方法。

(2-1-2：发送侧的详细功能配置)

首先，参考图3至7说明与串行信号的发送侧相对应的串行化器150的详细功能配置。然而，已经大致说明了串行化器150的功能配置，因此将详细说明作为本实施例的主要技术特征的线路编码单元154的功能。如上面说明的，线路编码单元154由帧生成单元162和编码器164构成(参见图3)。

(帧生成单元162)

帧生成单元162是用于向从P/S转换单元152输入的串行数据添加头部等并输出串行信号帧的装置。如图4所示，例如，当从P/S转换单元152输入串行数据(S-DATA)“#A(T1)，#B(T1)，…，#D(TN)”时，帧生成单元162将输入的串行数据设置为串行信号帧的数据部分。然后，帧生成单元162在所设置的数据部分前面添加特定长度的比特值为1的比特序列作为头部部分，并生成串行信号帧。

(编码器164)

将在帧生成单元162处生成的串行信号帧输入到编码器164。编码器164是用于对串行信号帧进行线路编码的装置。基于新方案的编码方法对输入到编码器164的串行信号帧进行编码。然后生成如图4所示的在线路编码之后的串行信号。如图4所示，在编码器164处生成的串行信号具有以下信号波形：在串行数据时钟的每半个周期极性反转，并且不连续出现相同的幅值水平。因此，可以在不使用PLL的情况下从该信号中提取时钟分量。

(详细功能配置)

这里，参考图5说明帧生成单元162和编码器164的详细功能配置，此外，说明根据本实施例的线路编码的点。图5是示出根据本实施例的帧生成单元162和编码器164的详细功能配置的说明图。另外，图5的示例以基于AMI编码规则的本实施例的线路编码作为其前提。当然，根据本实施例的线路编码方法不限于基于AMI编码规则的线路编码方法，并且本实施例还可以应用于例如双极性编码规则或部分响应编码规则。

如图5所示，帧生成单元162由缓冲器202、头部定时控制单元204和头部添加单元206构成。此外，编码器164由周期切换单元212、AMI编码单元214和时钟叠加单元216构成。另外，将在PLL单元156处生成的串行数据时钟(S-CLK)输入到缓冲器202、头部定时控制单元204、头部添加单元206、AMI编码单元214和时钟叠加单元216。

首先，将在PLL单元156处生成的串行数据时钟以及串行数据(S-DATA)输入到缓冲器202中。将输入的串行数据临时存储在缓冲器202中。在与串行数据时钟相同的时间，将临时存储在缓冲器202中的串行数据输入到头部添加单元206中。在头部添加单元206处，向从缓冲器202输入的串行数据的起始处添加头部，并生成串行信号帧。

此时，例如使用由比特值1构成的特定长度的比特序列作为头部。在头部添加单元206处生成的串行信号帧成为例如图6所示的作为“串行数据”的比特序列。在图6的示例中，将区间2和区间4设置为头部区间。因此，在区间2和区间4中插入比特值为1的比特序列。将以这种方式在头部添加单元206处生成的串行信号帧被输入到编码器164的AMI编码单元214中。

此外，在头部定时控制单元204处生成表示头部区间长度的定时信号。在头部定时控制单元204处生成的定时信号成为例如图6所示的“头部定时控制信号”。由于在图6的示例中在区间2和区间4中添加头，因此在区间2和区间4中头部定时控制信号处于H水平，而在区间1、区间3和区间5中头部定时控制信号处于L水平。将在头部定时控制单元204处生成的头部定时控制信号输入到编码器164的周期切换单元212中。

如上所述，将在头部定时控制单元204处生成的头部定时控制信号输入到编码器164的周期切换单元212中，将在头部添加单元206处生成的串行信号帧输入到编码器164的AMI编码单元214中。周期切换单元212基于从头部定时控制单元204输入的头部定时控制信号而切换在AMI编码单元214处进行的AMI编码的编码周期。如上面所描述的，头部定时控制信号具有在串行信号帧中包括的头部区间中取H水平的值且在其它区间中取L水平的值的波形。

因此，在在其处头部定时控制信号处于L水平的区间中编码周期为T的情况下，周期切换单元212将H水平的区间中的编码周期切换为2＊T。将与由周期切换单元212以这种方式根据头部定时控制信号的幅值水平而切换的编码周期相关的信息作为控制信号输入到AMI编码单元214中。因此，基于由周期切换单元212切换的编码周期来进行在AMI编码单元214处进行的编码处理。AMI编码单元214是用于根据AMI编码规则对串行信号帧进行编码的装置。    

AMI编码规则使用幅值水平A或-A(例如A＝1)来表示比特值1，并使用幅值水平0来表示比特值0。AMI编码规则的特征在于，每次出现比特值1时，幅值水平的极性被反转。例如，当输入比特序列“1，0，1，0，0，1”时，AMI码的幅值水平被表示为“1，0，-1，0，0，1”。因此，如果根据AMI编码规则正确地进行编码，则AMI码的幅值水平将不连续地取值1。将这种根据编码规则不可能的模式称为编码规则违反。

本实施例提出了一种方法，其期望使用AMI码中的编码规则违反，并通过使用编码规则违反来建立帧同步。具体地，提出了一种方法，根据该方法，在串行信号帧的头部部分中包括编码规则违反，并且在接收侧通过检测编码规则违反来进行帧同步。在AMI编码规则的情况下，对于两比特的比特序列，作为编码规则违反的模式是(1，1)和(-1，-1)这两个模式。本实施例使用切换编码周期的方法作为生成这种编码模式的方法。通过上述的周期切换单元212的功能来实现对编码周期的切换控制。

这里，参考图6来具体说明AMI编码单元214的编码处理。将被添加了头部的串行数据(串行信号帧)和表示根据头部定时控制信号而切换的编码周期(T→2＊T，2＊T→T)的信息输入到AMI编码单元214中。

首先，关注区间1。区间1是串行信号帧的数据部分。AMI编码单元214基于AMI编码规则而对作为数据部分的区间1中的比特序列“1，0，1，1，0，1”进行编码处理，并生成AMI编码信号。此时，AMI编码单元214以与串行数据时钟的半个周期T相同的编码周期T生成AMI编码信号。结果，针对区间1的AMI编码信号的幅值水平成为“1，0，-1，1，0，-1”。在这种情况下，在区间1的AMI编码信号中不包括编码规则违反。另外，这同样适用于与串行信号帧的数据部分相对应的区间3和区间5。

接下来关注区间2。区间2是串行信号帧的头部部分。如上面描述的，向头部部分添加比特值为1的特定长度的比特序列。在图6的示例中，添加比数据部分的比特长度更长的比特序列。AMI编码单元214基于AMI编码规则而对作为头部部分的区间2中的比特序列“1，1，1，1，1，1，1，1”进行编码处理，并生成AMI编码信号。另外，AMI编码单元214以作为串行数据时钟的半周期T的两倍的编码周期2＊T生成AMI编码信号。结果，区间2的AMI编码信号的幅值水平成为“(1，1)，(-1，-1)，(1，1)，(-1，-1)”。

另外，使用表述(…)来表示基于编码周期2＊T的单位进行编码。实际上，进行以2比特为单位参考区间2中的比特序列并将比特序列“1，1，1，1”转换为AMI编码信号的幅值水平“1，-1，1，-1”的处理。可以看出，当以2比特为单位时，在幅值水平“1，-1，1，-1”中不包括编码规则违反。然而，当参考编码周期T时，区间2中的AMI编码信号的幅值水平为“(1，1)，(-1，-1)，(1，1)，(-1，-1)”。因此，区间2包括作为编码规则违反的模式(1，1)和(-1，-1)。另外，这同样适用于与串行信号帧的头部部分相对应的区间4。

如前面描述的，AMI编码单元214由周期切换单元212控制，并且在在串行信号帧的头部部分和数据部分之间切换编码周期的同时生成AMI编码信号。结果，生成在头部部分中包括AMI编码规则违反的AMI编码信号。再次参考图5。将以上述方式在AMI编码单元214处生成的AMI编码信号输入到时钟叠加单元216中。将串行数据时钟连同AMI编码信号一起输入到时钟叠加单元216中。

在时钟叠加单元216处，将串行数据时钟叠加在在AMI编码单元214处生成的AMI编码信号上。此时，将AMI编码信号和串行数据时钟在使其边缘对齐的情况下同步地相加。此外，使用具有其绝对值大于AMI编码信号的最大幅值水平的绝对值的幅值水平的串行数据时钟。当时钟叠加单元216进行叠加处理时，生成如图6所示的线路编码信号。该线路编码信号具有其极性在串行数据时钟的每半个周期被反转且其通过多个幅值水平表示一个比特值的多水平信号的波形。

如根据图6的示例所理解的，在使串行数据时钟的半个周期T作为一个单位的情况下，当以作为半周期T的两倍的编码周期在头部部分处生成AMI编码信号时，在AMI编码信号的头部部分中不可避免地产生在其处连续出现相同的幅值水平的区间。此外，如果在对应于数据部分的区间中产生在其处连续出现比特值0的区间，则产生在其处AMI编码信号的幅值水平连续取值0的区间。如果存在在其处连续出现相同的幅值水平的区间，则接收侧在不使用PLL的情况下难以提取时钟分量并重新生成串行数据时钟。

然而，通过以上述方式叠加串行数据时钟，以即使编码周期在头部部分中改变、幅值水平的极性也在串行数据时钟的每半个周期被反转的方式形成信号波形。也就是说，在接收侧在不使用PLL的情况下，即使从针对其改变头部部分中的编码周期的线路编码信号中也可以提取时钟分量。

这里，参考图7来总结用于生成AMI编码信号的编码规则和用于生成线路编码信号的编码规则。图7是示出根据本实施例的生成AMI编码信号和线路编码信号的方法的说明图。在图7所示的表中，列“比特序列”示出了串行信号帧中包括的两个连续的比特(Bit(T)，Bit(2T))的组合模式。然而，在头部部分中，进行对应于AMI编码规则违反的编码，因此在图7的表中示出“N/A”。

此外，列“AMI编码之后”示出了在基于AMI编码规则对在列“比特序列”中描述的模式进行编码时所获得的AMI编码信号的幅值模式。在列“比特序列”中的“N/A”部分中示出了与AMI码的编码规则违反相对应的AMI编码信号的幅值模式。此外，列“线路编码之后”示出了通过将串行数据时钟叠加在列“AMI编码之后”中描述的模式上而获得的线路编码信号的幅值模式。在图7所示的表中，用模式A表示通过基于AMI编码规则的编码处理获得的模式。此外，用模式B表示对应于AMI编码规则违反的模式。

首先，关注部分模式A。如上所述，模式A示出了根据AMI编码规则对AMI编码信号和线路编码信号进行编码的方法。另外，在图7的示例中，将串行数据时钟的幅值水平设置为+1.5和-1.5。此外，将可能的AMI编码信号的幅值水平设置为+1、0和-1。因此，将比特序列(0，0)针对AMI编码信号而转换为幅值模式(0，0)，并进一步将其针对线路编码信号而转换为幅值模式(1.5，-1.5)。

类似地，将比特序列(0，1)针对AMI编码信号而转换为幅值模式(0，1)或(0，-1)，并进一步将其针对线路编码信号而转换为幅值模式(1.5，-0.5)或(1.5，-2.5)。此外，将比特序列(1，0)针对AMI编码信号而转换为幅值模式(1，0)或(-1，0)，进一步将其针对线路编码信号而转换为幅值模式(2.5，-1.5)或(0.5，-1.5)。此外，将比特序列(1，1)针对AMI编码信号而转换为幅值模式(1，-1)或(-1，1)，并进一步将其针对线路编码信号而转换为幅值模式(2.5，-2.5)或(0.5，-0.5)。

接下来，关注部分模式B。如上所述，模式B示出了基于AMI编码规则违反而生成AMI编码信号和线路编码信号的方法。这里不参考比特序列的模式，但是如图6所示，比特序列的模式应用于由比特值1构成的头部部分。如图7所示，在头部部分(“N/A”)中，将比特序列针对AMI编码信号而转换为幅值模式(1，1)或(-1，-1)，并进一步将其针对线路编码信号而转换为幅值模式(2.5，-0.5)或(0.5，-2.5)。

如上所述，对串行信号帧的数据部分进行模式A的编码处理，并对头部部分进行模式B的编码处理。上面已说明了通过在AMI编码之后将串行数据时钟同步地相加来生成线路编码信号的方法。然而，还可以想到以下方法：根据该方法，基于图7所示的“比特序列”和“线路编码之后”之间的对应关系，直接根据串行信号帧而生成线路编码信号。当然，这种与生成线路编码信号的方法相关的变型例也在本实施例的技术范围之内。

(2-1-3：接收侧的详细功能配置)

接下来，参考图8至11说明与串行信号的接收侧相对应的解串器170的详细功能配置。然而，已经大致说明了解串器170的功能配置，因此，将随着说明具体电路配置而说明作为本实施例的主要技术特征的线路解码单元176的详细功能配置。如上面说明的，线路解码单元176由解码器182和帧同步单元184构成(参见图3)。

(解码器182)

如图3所示，接收器172接收的串行信号(线路编码信号)被输入到解码器182中。接收器172所接收的线路编码信号的眼图如图8所示。图8示出了与串行数据时钟、比特序列和AMI编码信号相关联的线路编码信号的眼图。如上所述，通过将取幅值水平1.5和-1.5的串行数据时钟叠加在其可能的幅值水平为1、0和-1的AMI编码信号上来获得线路编码信号。因此，线路编码信号可以取六个值2.5、1.5、0.5、-0.5、-1.5和-2.5作为幅值水平。

如稍后描述的，通过使用被设置了特定阈值水平的多个比较器来检测这些幅值水平中的每个幅值水平。基于检测到的幅值水平来对串行信号帧进行解码。解码器182进行检测接收到的线路编码信号的幅值水平的处理以及基于检测结果对串行信号帧进行解码的处理。另外，通过逆向地使用图7所示的线路编码规则的模式A来实现基于线路编码信号的幅值水平对串行信号帧的解码。然而，在解码器182处未正确地对头部部分进行解码。因此，将幅值水平的检测结果输入到稍后描述的帧同步单元184中，并进行对头部部分的检测处理。

(帧同步单元184)

如上所述，将在解码器182处检测到的线路编码信号的幅值水平输入到帧同步单元184中。因此，帧同步单元184参考线路编码信号的幅值水平，并检测作为编码规则违反的2比特幅值模式。线路编码规则的编码规则违反的幅值模式包括图7的模式B中所示的两个模式(2.5，-0.5)和(0.5，-2.5)。当检测到作为编码规则违反的这种幅值模式时，帧同步单元184基于检测的定时而输出用于识别头部部分的帧同步信号。通过根据从帧同步单元184输出的帧同步信号来提取已在解码器182处被解码的串行信号帧的数据部分，可以正确地恢复串行数据。

(具体电路配置)

这里参考图9说明解码器182和帧同步单元184的具体电路配置。图9是示出根据本实施例的解码器182和帧同步单元184的具体电路配置的说明图。另外，图9所示的电路配置仅仅是示例，并且可以进行变更，只要所述变更在本实施例的技术思想的范围之内即可。通过这种变更获得的配置也在本实施例的技术范围之内。

如图9所示，解码器182由多个比较器232、234、236、238、延迟电路240、XOR电路242、244以及数据提取电路246构成。此外，帧同步单元184由头部检测单元252和头部控制单元254构成。此外，头部检测单元252由XOR电路256、258和AND电路260构成。另外，将在时钟检测单元174处重新生成的串行数据时钟和接收器172接收到的线路编码信号(接收到的信号：R(t))输入到解码器182中。

将输入到解码器182中的串行数据时钟输入到延迟电路240和数据提取电路246中。此外，将输入到解码器182的线路编码信号输入到多个比较器232、234、236、238中。另外，针对比较器232设置阈值水平C_+H，针对比较器234设置阈值水平C_+L，针对比较器236设置阈值水平C_-L，针对比较器238设置阈值水平C_-H。对阈值水平C_+H、C_+L、C_-L和C_-H分配下面的公式1中所示的条件(对于幅值水平L1、L2、…、L6，参考图9)。因此，从比较器232、234、236、238获得下面的公式2中所示的输出值(下文中为阈值确定结果)。

[表达式1]

(公式1)

    阈值水平C_+H：L2＜C_+H＜L1，

    阈值水平C_+L：L3＜C_+L＜L2，

    阈值水平C_-L：L5＜C_+L＜L4，

    阈值水平C_-H：L6＜C_+H＜L5。

[表达式2]

(公式2)

    R(t)≥幅值水平L1→C_+H＝1，C_+L＝1，C_-H＝0，C_-L＝0；

    R(t)≥幅值水平L2→C_+H＝0，C_+L＝1，C_-H＝0，C_-L＝0；

    R(t)≤幅值水平L5→C_+H＝0，C_+L＝0，C_-H＝0，C_-L＝1；

    R(t)≤幅值水平L6→C_+H＝0，C_+L＝0，C_-H＝1，C_-L＝1；

    其它            →C_+H＝0，C_+L＝0，C_-H＝0，C_-L＝0。

例如，从每个比较器232、234、236、238输出图10所示的脉冲信号作为阈值确定结果。从比较器232、234输出的脉冲信号由以下脉冲构成：该脉冲在线路编码信号的幅值水平向上跨越每个阈值水平时升高，并在幅值水平向下跨越每个阈值水平时降低。相对来说，从比较器236、238输出的脉冲信号由以下脉冲构成：该脉冲在线路编码信号的幅值水平向下跨越每个阈值水平时升高，并且在幅值水平向上跨越每个阈值水平时降低。以这种方式，将表示跨越阈值水平的定时的脉冲信号作为来自每个比较器232、234、236、238的阈值确定结果而输出。

将脉冲信号输入到延迟电路240中。在延迟电路240处，将信号中的任意一个延迟，使得从比较器232、234、236、238输出的脉冲信号的边缘与时钟检测单元174检测到的串行数据时钟的边缘对齐。这时，从比较器232、234输出的脉冲信号与串行数据时钟的上升沿定时相同步。相对来说，从比较器236、238输出的脉冲信号与串行数据时钟的下降沿定时相同步。因此，比较器236、238的输出与比较器232、234的输出相比被延迟半个时钟。另外，例如通过使用诸如触发器电路之类的延迟元件来构成延迟电路240。

将延迟电路240的与比较器232、234的输出相对应的输出信号输入到XOR电路242中。此外，将延迟电路240的与比较器236、238的输出相对应的输出信号输入到XOR电路244中。此外，将延迟电路240的与比较器232、238的输出相对应的输出信号输入到设置在帧同步单元184的头部检测单元252中的XOR电路256中。此外，将延迟电路240的与比较器234、236的输出相对应的输出信号输入到设置在帧同步单元184的头部检测单元252中的XOR电路258中。

在XOR电路242处，在幅值水平L为C_+L＜L＜C_+H的情况下输出L水平，在其它情况下输出H水平。类似地，在XOR电路244处，在幅值水平L为C_-H＜L＜C_-L的情况下输出L水平，在其它情况下输出H水平。因此，通过XOR电路242、244的逻辑运算，获得在幅值水平为L2或L5的区间中处于L水平以及在幅值水平为L1、L3、L4或L6的区间中处于H水平的信号输出。将该信号输出输入到数据提取电路246中。

数据提取电路246对与时钟检测单元174检测到的串行数据时钟的上升沿或下降沿的定时相同步的上述的信号输出的水平值进行采样，并且在H水平的情况下输出比特值1，在L水平的情况下输出比特值0。数据提取电路246的输出对应于通过对线路编码信号进行与图7的模式A相对应的解码处理而获得的串行信号帧的解码结果。因此，未对串行信号帧的头部部分正确地进行解码。

因此，稍后在线路解码单元176处进行从数据提取电路246的输出中提取数据部分的处理。这时，解码器182必须知道串行信号帧的头部部分和数据部分之间的定时。也就是说，为了实现对数据部分的提取处理，与数据部分的起始位置相对应的定时对于检测串行信号帧的头部部分是必需的。在帧同步单元184处进行对头部部分的检测。

如上所述，将延迟电路240的与各个比较器232、234、236、238的输出相对应的输出信号输入到帧同步单元184中。更具体地，将延迟电路240的输出信号输入到构成帧同步单元184的头部检测单元252的XOR电路256、258中。

将延迟电路240的与比较器232、238的输出相对应的输出信号输入到XOR电路256中。当线路编码信号的幅值水平L为L＞C_+H时，比较器232的输出处于H水平。此外，当线路编码信号的幅值水平L为L＜C_-H时，比较器238的输出处于H水平。因此，XOR电路256的输出仅在两个连续比特的区间中的线路编码信号的幅值水平的组合为(L1，L4)、(L1，L5)、(L2，L6)或(L3，L6)的时间段期间处于H水平，而在其它时间段中处于L水平。

此外，将延迟电路240的与比较器234、236的输出相对应的输出信号输入到XOR电路258中。当线路编码信号的幅值水平L为L＞C_+L时，比较器234的输出处于H水平。此外，当线路编码信号的幅值水平L为L＜C_-L时，比较器236的输出处于H水平。因此，XOR电路258的输出仅在两个连续比特的区间中的线路编码信号的幅值水平的组合为(L1，L4)、(L2，L4)、(L3，L5)或(L3，L6)的时间段期间处于H水平，而在其它时间段中处于L水平。

将以这种方式获得的XOR电路256、258的输出输入到ADD电路260中。ADD电路260仅在根据其XOR电路256、258均处于H水平的幅值水平组合的时间段期间输出H水平，而在其它时间段中输出L水平。根据其XOR电路256、258均处于H水平的幅值水平组合包括两个模式(L1，L4)和(L3，L6)。参考图7，这两个模式(L1，L4)和(L3，L6)分别对应于(2.5，-0.5)和(0.5，-2.5)，且因此对应于模式B。也就是说，ADD电路260的输出正是与线路编码规则相关的编码规则违反的检测结果。

另外，针对如图11所示的两个连续比特的区间t＝T、2T，总结线路编码信号的每个幅值水平的组合R(T)、R(2T)与比较器232、234、236、238的输出模式之间的对应关系。图11的模式1和模式2对应于图7的模式B。上面对通过每次参考线路编码信号的幅值模式来检测编码规则违反的流程进行了说明。实际上，通过如图10所示的信号处理，以ADD电路260的输出的形式检测图11的模式1和模式2。

另外，图10所示的示例具体示出了对图6所示的线路编码信号进行信号处理的流程。例如，针对比较器232、234、236、238的输出结果的XOR电路256、258的输出结果是图10所示的头部检测单元输出结果XOR1、XOR2。XOR1对应于XOR电路256的输出，XOR2对应于XOR电路258的输出。此外，ADD电路260的输出是图10所示的头部检测单元的输出结果AND。另外，图10所示的逻辑运算XOR1、XOR2、ADD可以被表示为下面的公式3。此外，下面的公式3的运算结果对于图11的模式1或模式2是f(T， 2T)＝1，对于其它情况是f(T，2T)＝0。

[表达式3]

(公式3)

$f(T,2T)=(C_{+H}\&CirclePlus;C_{-H})+(C_{+L}\&CirclePlus;C_{-L})$

符号

表示XOR运算。此外，符号“+”表示相加运算。此外，公式3中的C_+H、C_-H、C_+L和C_-L各自表示与各个阈值水平相对应的比较器输出。

从图10所示的具体示例可以清楚地看出，作为解码器182和头部检测单元252的信号处理的结果，获得与头部部分相对应的区间2和区间4的定时作为ADD电路260的输出(头部输出标记)。如图9所示，将ADD电路260的输出输入到头部控制单元254中。头部控制单元254基于从ADD电路260输出的头部输出标记而输出帧同步信号(参见图10)。然后，线路解码单元176基于帧同步信号而从解码器182的输出数据中提取串行信号帧的数据部分。另外，对于输出帧同步信号的定时，可以对图10所示的头部输出标记的数量进行计数，并且例如可以在数量超过特定数量时输出帧同步信号。

到此为止，详细说明了解码器182和帧同步单元184的电路配置。以这种方式，通过使用根据本实施例的帧同步单元184的电路配置，可以检测根据本实施例的线路编码规则的编码规则违反，并且可以可靠地建立帧同步。

如上所述，在发送侧，根据本实施例的移动终端130通过切换AMI码的编码周期而在串行信号帧的头部部分中产生编码规则违反。然后，在接收侧，移动终端130从多个比较器的输出中检测编码规则违反，生成表示头部部分的起始处的帧同步信号，基于该帧同步信号而建立串行信号帧的帧同步，并可靠地提取数据部分。该配置使得能够在接收侧通过相对简单的电路配置来检测头部。此外，由于特殊的比特序列对于头部检测不是必需的，因此可以避免由于比特模式而产生的帧的误检测。

(2-2：编码方法)

这里，简要地说明根据本实施例的编码方法。如上所述，根据本实施例的编码方法的特征在于在串行信号帧的头部部分处改变编码周期。例如，在图6所示的编码方法中，在串行信号帧(S-DATA)被转换为AMI编码信号时，以与串行数据时钟的半周期(T)相同的编码周期T对数据部分进行编码。相对来说，以与串行数据时钟的一个周期(2＊T)相同的编码周期2＊T对头部部分进行编码。通过以这种方式改变编码周期，在AMI编码信号中的与头部部分相对应的部分中形成AMI编码规则违反。这里的AMI编码规则违反意为在以数据部分的编码周期T进行解码时根据AMI编码规则不可能出现的模式。

此外，在根据本实施例的编码方法中，通过将串行数据时钟叠加在改变编码周期时已根据AMI编码规则生成的AMI编码信号上来生成线路编码信号。通过使用这种线路编码方法，生成如图6所示的其极性在串行数据时钟的每半个周期被反转的多水平信号。通过使用这种多水平信号，接收侧在不使用PLL的情况下可以重新生成串行数据时钟。此外，通过检测上述的AMI编码规则的编码规则违反，可以使用相对简单的电路配置来检测与头部部分相对应的区间。此外，由于对编码规则违反的检测精确度不依赖于头部部分的长度，因此可以在不降低传输效率的情况下大大降低误同步的概率。

(2-3：帧同步方法)

这里，简要说明根据本实施例的帧同步方法。如上所述，根据本实施例的帧同步方法的特征在于检测串行信号帧的头部部分处的编码规则违反，并基于检测结果建立帧同步。可以通过从线路编码信号的幅值模式中检测与编码规则违反相对应的幅值模式来获得编码规则违反。例如，通过图9所示的头部检测单元252的电路配置来实现对编码规则违反的检测处理。然而，由于使用两个连续比特的幅值模式，因此设置在解码器182中的延迟电路240也是必需的。头部检测单元252由两个XOR电路256、258和一个ADD电路260构成，并且是相对简单的。如上所述，使用针对帧同步检测的编码规则违反使得能够简化用于该同步处理的接收侧的电路配置。因此，可以减小接收侧的电路尺寸，并且可以减少接收侧的功率消耗量。

(2-4：变型例(编码方法、帧同步方法))

如上所述，当使用根据本实施例的编码方法和帧同步方法时，可以在不降低传输效率的情况下大大降低误同步的概率。这是因为，在使用本实施例的方法时，不是必须使用特殊的同步码来检测头部部分。在过去的方法中，在帧的起始处使用诸如K码和逗号码之类的特殊的同步码。根据该方法，接收侧检测特殊的同步码，并将在其处检测到该同步码的部分识别为头部。因此，当在数据部分中出现与该同步码相同的模式时，导致了误同步。因此，利用过去的方法，必须使用具有充分长度的同步码以充分降低在数据部分中出现该同步码的概率。结果，同步码在一帧中的比例增大并且传输效率降低。

然而，与过去的方法不同，本实施例使用编码规则违反来代替特殊的同步码。原则上，在正确编码的数据部分中不出现编码规则违反。因此，只要不由于传输错误等的出现而产生编码规则违反，就可以可靠地检测头部。此外，在使用具有高传输质量的传输线路的情况下，可以将头部的长度减少到例如如图12所示的两比特。也就是说，可以将头部部分减少到允许产生编码规则违反的最小长度。此外，当应用本实施例的方法时，即使一个帧的数据长度增加，误检测的概率自身也不会改变。因此，可以与一个帧的数据长度无关地根据期望的传输错误率等来适当地减小头部部分的长度。

当如图12所示地使头部部分的长度为两比特时，接收侧可以在图13所示的处理流程中检测头部部分处的编码规则违反，并且可以输出帧同步信号。另外，即使头部的长度减小，解码器182和头部检测单元252的电路配置也与图19所示的电路配置没有不同。另外，当如同图12所示的示例中那样地使头部的长度为两比特时，担心将在与头部部分相对应的区间2和区间4中的线路编码信号中包括DC分量。然而，当在考虑与数据部分相对应的区间3、区间5等的同时进行平均时，可忽略这种DC分量，因此可以消除这种担心。如上所述，当使用根据本实施例的编码方法和帧同步方法时，可以在不降低传输效率的情况下大大降低误检测的概率。

<3：结论>

最后，简要总结根据本实施例的信息处理设备的功能配置和通过该功能配置获得的效果。另外，例如，该信息处理设备可以被安装在诸如上述的移动终端130之类的移动电话、便携式游戏机、笔记本PC、便携式信息终端等上。此外，可以在包含包括诸如分别与串行化器150和解串器170相对应的发送单元和接收单元之类的构成要素的配置的、且根据其在发送单元和接收单元之间进行数据传输的电子装置中适当地使用该信息处理设备。

上述信息处理设备的功能配置可以被表示如下。该信息处理设备包括下面说明的帧生成单元、编码单元、周期改变单元和线路编码单元。帧生成单元用于通过向传输数据添加表示传输数据的起始位置的头部来生成传输帧。注意，要由帧生成单元添加的头部不一定是具有可以与传输数据的模式相区分的特殊模式的同步码。此外，可以与传输数据的长度无关地将头部的比特长度减小到允许形成根据特定编码方案的编码规则违反的最小长度。  

此外，编码单元用于根据特定编码方案对帧生成单元生成的传输帧进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据。注意，编码单元由下面描述的周期改变单元控制。周期改变单元用于通过控制编码单元来改变头部区间中的编码周期。也就是说，通过由周期改变单元控制的编码单元，通过编码单元的编码处理而生成针对其仅在头部区间中改变编码周期的编码数据。这样，在以与传输数据不相同的编码周期被编码的头部的区间中包括以传输数据的编码周期作为基准的情况的编码规则违反。因此，可以通过检测该编码规则违反来识别该头部的区间。

此外，线路编码单元用于对编码单元生成的编码数据进行线路编码，并生成编码信号，该编码信号以多个第一幅值水平的形式表示第一比特值，以多个与第一幅值水平不相同的第二幅值水平的形式表示第二比特值，使得不连续出现相同的幅值水平，并且幅值水平的极性在时钟的每半个周期被反转。这样，通过执行线路编码以使得幅值水平的极性在时钟的每半个周期被反转，在接收侧可以在不使用PLL的情况下提取时钟。结果，不一定在接收侧设置PLL，并且在一定程度上可以减小电路规模并降低功率消耗量。

此外，信息处理设备还包括下面描述的信号发送单元、信号接收单元、幅值检测单元、编码规则违反检测单元和头部检测单元。信号发送单元用于发送线路编码单元生成的编码信号。此外，信号接收单元用于接收信号发送单元发送的编码信号。这样，信息处理设备例如针对设备内的数据传输而使用根据本实施例的技术。此外，幅值检测单元用于检测信号接收单元接收到的编码信号的幅值水平。通过使用被设置了特定阈值水平的比较器，可以检测编码信号的幅值水平。然后，编码规则违反检测单元可以从幅值检测单元的检测结果中检测与根据特定编码方案的编码规则违反相对应的幅值模式。

如上所述，根据本实施例，使用编码规则违反来检测头部区间。发送侧通过改变头部区间的编码周期来生成编码规则违反。相对来说，接收侧通过编码规则违反检测单元来检测编码规则违反。然后，头部检测单元基于编码规则违反检测单元检测到的幅值模式的位置来检测传输数据的起始位置。这样，通过检测编码规则违反并基于检测结果来检测头部，可以在不降低传输效率的情况下大大降低误检测的概率。如果不考虑诸如传输错误等的编码规则违反的产生因素，则通过应用本实施例的技术可以可靠地检测头部。

此外，信息处理设备还包括下面描述的解码单元和数据提取单元。解码单元用于根据幅值检测单元的检测结果而通过基于特定编码方案的编码规则对编码信号进行解码处理来生成解码数据。这样，当根据特定编码方案的编码规则对编码信号进行解码时，对传输数据区间进行正确的解码。另一方面，除非编码周期被改变，否则不对头部区间进行正确的解码。然而，如果从解码单元生成的解码数据中正确地提取了传输数据的区间，则可以说对传输数据进行了正确的解码。因此，数据提取单元通过参考头部检测单元检测到的传输数据的起始位置而从解码单元生成的解码数据中提取与传输数据相对应的区间的数据。根据该配置，可以在不降低传输效率的情况下建立帧同步，并且可以更可靠地提取传输数据。

另外，使用双极性码、占空比为100％的交替传号反转(AMI)码、部分响应码等作为编码数据。

此外，下面描述了根据该信息处理设备的技术思想的主要部分。该信息处理设备由头部添加单元、编码单元、周期改变单元和编码数据发送单元构成，其中，头部添加单元用于向传输数据添加表示数据的起始位置的头部；编码单元用于根据特定编码方案对被头部添加单元添加了头部的传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；周期改变单元用于通过控制编码单元来改变头部区间中的编码周期；编码数据发送单元用于在周期改变单元的控制下发送编码单元生成的编码数据。前面的表述采用多水平信号。然而，这里示出的表述被改变，使得信号的模式更上位，并使得本实施例的技术特征更清楚。然而，当使用利用上述多水平信号的模式时，可以在电路规模和功率消耗方面获得更好的效果。

(备注)

编码器164是编码单元、周期改变单元和线路编码单元的示例。此外，驱动器160是信号发送单元和编码数据发送单元的示例。此外，接收器172是信号接收单元和编码数据接收单元的示例。此外，解码器182是幅值检测单元和解码单元的示例。此外，帧同步单元184是编码规则违反检测单元和头部检测单元的示例。此外，线路解码单元176是数据提取单元的示例。此外，帧生成单元162是头部添加单元的示例。

应当理解，本领域的技术人员可以根据设计需要和其它因素而在所附权利要求或其等同内容的范围之内进行各种变型、组合、子组合和变更。

例如，在上面的说明中，以AMI码作为基础的新方案的多水平码作为示例。然而，本实施例的技术可以应用于以下多水平码：该多水平码使用具有与AMI码相同的类型的特征的部分响应码作为基础。此外，本实施例的技术还可以应用于被表示为PR(1，-1)、PR(1，0，-1)、PR(1，0，0，-1)、PR(1，0….，0，-1)等的各种类型的部分响应码。

本申请包含与在2009年5月19日在日本专利局提交的日本优先权专利申请JP 2009-120712中公开的主题相关的主题，其全部内容通过引用包含于此。    

Claims (11)

1.一种信息处理设备，包括：

帧生成单元，用于通过向传输数据添加表示所述传输数据的起始位置的头部来生成传输帧；

编码单元，用于根据特定编码方案对所述帧生成单元生成的所述传输帧进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；

周期改变单元，用于通过控制所述编码单元来改变头部区间中的编码周期；以及

线路编码单元，用于对所述编码单元生成的所述编码数据进行线路编码，并生成编码信号，所述编码信号以多个第一幅值水平的形式表示所述第一比特值，以多个与所述第一幅值水平不相同的第二幅值水平的形式表示所述第二比特值，使得不连续出现相同的幅值水平，并且对于所述编码信号，幅值水平的极性在时钟的每半个周期被反转。

2.根据权利要求1所述的信息处理设备，其中所述帧生成单元通过与所述传输数据的比特长度无关地向所述传输数据添加具有特定的比特长度的头部来生成传输帧。

3.根据权利要求1所述的信息处理设备，还包括：

信号发送单元，用于发送所述线路编码单元生成的所述编码信号；

信号接收单元，用于接收所述信号发送单元发送的所述编码信号；

幅值检测单元，用于检测所述信号接收单元接收到的所述编码信号的幅值水平；

编码规则违反检测单元，用于从所述幅值检测单元的检测结果中检测与根据所述特定编码方案的编码规则违反相对应的幅值模式；以及

头部检测单元，用于基于所述编码规则违反检测单元检测到的所述幅值模式的位置来检测所述传输数据的所述起始位置。

4.根据权利要求3所述的信息处理设备，还包括：

解码单元，用于根据所述幅值检测单元的所述检测结果而通过基于所述特定编码方案的编码规则对所述编码信号进行解码处理来生成解码数据；以及

数据提取单元，用于通过参考所述头部检测单元检测到的所述传输数据的所述起始位置来从所述解码单元生成的所述解码数据中提取与所述传输数据相对应的区间的数据。

5.根据权利要求4所述的信息处理设备，包括：

串行化器，所述串行化器包括所述帧生成单元、所述编码单元、所述周期改变单元、所述线路编码单元和所述信号发送单元，

其中，并行数据被转换为串行数据，并被作为所述传输数据发送到所述编码单元，

其中，将所述编码单元在所述周期改变单元的控制下生成的所述编码数据输入到所述线路编码单元中，以及

其中，所述信号发送单元发送由所述线路编码单元生成的所述编码信号；以及

解串器，所述解串器经由特定信号线路与所述串行化器相连接，所述解串器包括所述信号接收单元、所述幅值检测单元、所述编码规则违反检测单元、所述头部检测单元、所述解码单元和所述数据提取单元，

其中，所述信号接收单元接收通过所述特定信号线路发送的传输信号，

其中，所述幅值检测单元从所述信号接收单元接收到的所述传输信号中检测幅值水平，

其中，所述编码规则违反检测单元基于该检测结果来检测编码规则违反；

其中，所述解码单元生成解码数据，

其中，所述头部检测单元基于所述编码规则违反的检测结果来检测所述传输数据的起始位置，

其中，所述数据提取单元通过使用所述检测结果从所述解码数据中提取与所述传输数据相对应的数据，以及

其中，所述数据被并行化并被输出。

6.根据权利要求5所述的信息处理设备，其中所述编码数据是双极性码、占空比为100％的交替传号反转(AMI)码或部分响应码。

7.一种信息处理设备，包括：

头部添加单元，用于向传输数据添加表示数据的起始位置的头部；

编码单元，用于根据特定编码方案对被所述头部添加单元添加了头部的所述传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；

周期改变单元，用于通过控制所述编码单元来改变头部区间中的编码周期；以及

编码数据发送单元，用于在所述周期改变单元的控制下发送所述编码单元生成的所述编码数据。

8.根据权利要求7所述的信息处理设备，还包括：

编码数据接收单元，用于接收所述编码数据发送单元发送的所述编码数据；

编码规则违反检测单元，用于从所述编码数据接收单元接收到的所述编码数据中检测根据所述特定编码方案的编码规则违反；以及

头部检测单元，用于基于所述编码规则违反检测单元检测到的所述编码规则违反的位置来检测所述头部的位置。

9.一种编码方法，包括以下步骤：

通过向传输数据添加表示所述传输数据的起始位置的头部来生成传输帧；

在在所述头部的区间和所述传输数据的区间之间改变编码周期时，根据特定编码方案对在所述生成传输帧的步骤中生成的所述传输帧进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；以及

对在所述编码步骤中生成的所述编码数据进行线路编码，并生成编码信号，所述编码信号以多个第一幅值水平的形式表示所述第一比特值，以多个与所述第一幅值水平不相同的第二幅值水平的形式表示所述第二比特值，使得不连续出现相同的幅值水平，并且对于所述编码信号，幅值水平的极性在时钟的每半个周期被反转。

10.一种编码方法，包括以下步骤：

向传输数据添加表示数据的起始位置的头部；以及

在在所述头部的区间和所述传输数据的区间之间改变编码周期时，根据特定编码方案对在所述添加头部的步骤中被添加了头部的所述传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据。

11.一种帧同步方法，包括以下步骤：

向传输数据添加表示数据的起始位置的头部；

在在所述头部的区间和所述传输数据的区间之间改变编码周期时，根据特定编码方案对在所述添加头部的步骤中被添加了头部的所述传输数据进行编码，并生成由互不相同的第一比特值和第二比特值表示的编码数据；

发送在所述编码步骤中生成的所述编码数据；

接收在所述发送步骤中发送的所述编码数据；

从在所述接收步骤中接收到的所述编码数据中检测根据所述特定编码方案的编码规则违反；以及

基于在所述检测步骤中检测到的所述编码规则违反的位置来检测所述头部的位置。

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