CN102571651A - 信号处理装置和信号处理方法 - Google Patents

Abstract

本发明公开了信号处理装置和信号处理方法。该信号处理装置包括：接收预定数目的数据项目和与第一时钟相同步且在数据有效的区间中为活动状态的第一使能信号的输入块；对第一使能信号不活动的区间中的时钟数进行计数的计数块；将第二使能信号置于活动状态达与预定数目相等的时钟数并将第二使能信号置于不活动状态达由计数块计数得出的时钟数的使能信号控制块；输出第二使能信号的使能信号输出块；以及在第二使能信号活动的区间中与第二时钟相同步地输出预定数目的数据项目的数据输出块。

Description

信号处理装置和信号处理方法

技术领域

本公开涉及信号处理装置和信号处理方法。

背景技术

诸如移动电话和笔记本PC(个人计算机)之类的便携式设备通常包括其上安装有由用户操作的操作部件的主要部件和其上安装有诸如LCD之类的显示装置的显示部件。连接主要部件和显示部件的铰链部件由活动构件实现。通常，该铰链部件容纳电力线和信号线。因此，根据铰链部件的变形，贯穿铰链部件的配线遭受变形劣化。为了在铰链变形时保护贯穿铰链的配线，保护部件被设置以防止配线被劣化。应当注意，以上提及的LCD是液晶显示器的简称。

对于防止贯穿铰链部件的配线的劣化最重要的首先是减少贯穿铰链部件的电线的数目。在相关技术中，从主要部件到显示部件的数据传输通常通过并行传输来实现。并行传输的应用需要不少于几十根贯穿铰链部件的信号线的配线以用于传送将在显示装置上显示的图像数据。因此，铰链部件的变形使得这些信号线被扭曲，从而带来电力线或信号线断线的危险。为了消除该危险，提出了使用串行传输来替代并行传输以用于贯穿铰链部件的数据传输的方法。

在串行传输的情况中，数据在被传送之前被编码。数据例如通过NRZ(不归零)编码、曼彻斯特编码或AMI(替代标记反转)编码被编码。例如，日本专利申请特开平3-109843号公报公开了通过使用AMI编码来进行数据传输的技术，其中AMI编码是双极性编码技术的典型示例。该文档还公开了通过表现信号电平的中间值来传送数据时钟并在接收侧基于信号电平来再现数据时钟的技术。

发明内容

如上所述，串行传输的应用增大了铰链部件上的变形的自由度，从而增强了便携式设备的设计性。同时，串行传输的应用降低了线路数从而增强了对于扭曲的抵抗力，进而增强了铰链部件中所容纳的配线的可靠性。然而，在串行传输的情况中，每时钟将传输的数据量小于并行传输中每时钟传输的数据量，必须使用高速时钟来实现与并行传输的数据传输速率相同的数据传输速率。特别是，由于安装在新近的便携式终端上的LCD分辨率高，所以对于将被显示在LCD上的图像数据的串行传输必须使用极高速的时钟。

用在串行传输中的时钟是通过在串行化器侧对参考时钟进行倍频而生成的。另一方面，解串器侧对用在串行传输中的时钟进行分频以生成用在数据输出中的时钟。由串行化器侧生成的时钟必须匹配在将数据输入串行化器时使用的时钟。然而，因为这些时钟在生成源上相互不同，因此，误差不可避免地进入这两个时钟。结果，解串器侧可能不能正确再现接收的数据。

因此，本公开解决了与现有技术方法和装置相关联的以上认识到的和其它问题，并通过提供这样的信号处理装置和信号处理方法解决了所提出的问题，其中该信号处理装置和信号处理方法被配置为基于简单的电路配置来消除在将数据输入串行化器中时使用的时钟与在从解串器输出数据时使用的时钟之间的任何误差。

在执行本公开时，根据本公开的一个实施例提供了一种信号处理装置。该信号处理装置具有：输入块，该输入块被配置为接收预定数目的数据项目和第一使能信号，所述第一使能信号与第一时钟同步并且在数据有效的区间中处于活动状态；和计数块，该计数块被配置为利用比第一时钟快的第二时钟为参考，对第一使能信号不活动的区间中的时钟数进行计数。该装置还具有：使能信号控制块，该使能信号控制块被配置为以第二时钟为参考将第二使能信号置于活动状态达与预定数目相等的时钟数，并将第二使能信号置于不活动状态达由计数块计数得出的时钟数；使能信号输出块，该使能信号输出块被配置为输出第二使能信号；以及数据输出块，该数据输出块被配置为在第二使能信号活动的区间中与第二时钟相同步地输出预定数目的数据项目。

上述信号处理装置可以具有时钟转换块，该时钟转换块被配置为对具有预定频率的参考时钟进行频率转换以生成第二时钟，其中所述时钟转换块通过使用使得第二时钟变得比第一时钟快的转换规则来生成第二时钟。

上述信号处理装置可以包括：第一信号处理模块；和第二信号处理模块，该第二信号处理模块经由预定的信号线与第一信号处理模块连接。第一信号处理模块具有：所述输入块，所述计数块，和传输块，所述传输块被配置为使所述数据和由计数块计数得出的时钟数串行化，并将已串行化的数据和已串行化的时钟数发送给第二信号处理模块。第二信号处理模块具有：接收块，所述接收块被配置为接收来自第一信号处理模块的传输块的已串行化的数据和已串行化的时钟数，并使接收的已串行化的数据和已串行化的时钟数并行；使能信号控制块；数据输出块；和使能信号输出块。

在上述信号处理装置中，替代传送由计数块计数得出的时钟数，所述传输块可以传送第一时钟被用作参考时第一使能信号不活动的区间的时钟数与第二时钟被用作参考时第一使能信号不活动的区间的时钟数之间的差。

在上述信号处理装置中，替代传送由计数块计数得出的时钟数，所述传输块可以传送预定值与第二时钟被用作参考时第一使能信号不活动的区间的时钟数之间的差。

在上述信号处理装置中，第一信号处理模块还可以具有：串行传输时钟生成块，所述串行传输时钟生成块被配置为对预定参考时钟进行倍频，以生成用于传送和接收数据和时钟数的串行传输时钟；以及分频器，所述分频器被配置为对串行传输时钟进行分频，以生成第二时钟。第二信号处理模块还可以具有：分频器，所述分频器被配置为对所述串行传输时钟进行分频，以生成第二时钟。

在上述信号处理装置中，所述计数块可以对通过将第一使能信号活动的区间和跟随在所述间隔之后的第一使能信号不活动的区间相组合获得的区间的时钟数进行计数，从而使用通过从所述时钟数中减去预定值获得的值来作为第一使能信号不活动的区间的时钟数。

在上述信号处理装置中，以上提及的数据可以是用于显示的数据。上述信号处理装置还可以具有：计算处理块，所述计算处理块被配置为输出被输入所述输入块的数据；以及显示块，所述显示块被配置为接收从输出块输出的数据以及从使能信号输出块输出的第二使能信号。

在执行本公开时，根据本公开的另一实施例提供了一种信号处理方法。该信号处理方法包括：接收预定数目的数据项目和第一使能信号，所述第一使能信号与第一时钟同步且在数据有效的区间中处于活动状态；以比所述第一时钟快的第二时钟为参考来对第一使能信号不活动的区间中的时钟数进行计数。该方法还具有：以第二时钟为参考将第二使能信号置于活动状态达与预定数目相等的时钟数，并且将第二使能信号置于不活动状态达在计数步骤中计数得出的时钟数；输出第二使能信号；以及在第二使能信号活动的区间中与第二时钟相同步地输出预定数目的数据项目。

如上所述并根据本公开，可以通过简单的电路配置来吸收在将数据输入串行化器时使用的时钟与在从解串器输出数据时使用的时钟之间引起的误差。结果，以较低成本的振荡器就可以实现足够的精确度，从而可以抑制装置的制造和设计成本。

附图说明

图1是图示出基于并行传输的便携式终端的示例性配置的示意图；

图2是图示出基于串行传输的便携式终端的示例性配置的示意图；

图3是图示出与串行数据传输相关联的数据传输方法的一个示例的示图；

图4是用于描述从解串器(deserializer，串并转换器)输出的使能信号、数据信号和像素时钟的配置的示图；

图5是用于描述将被输入串行化器(serializer)的时钟、用在串行传输中的时钟和将被从解串器输出的时钟的配置的示图；

图6是图示出作为本公开的一个实施例实施的示例性数据传输方法的示图；

图7是图示出作为本实施例实施的串行化器和解串器的示例性配置的框图；

图8是用于描述作为本实施例实施的串行化器的操作的示图；以及

图9是用于描述作为本实施例实施的解串器的操作的示图。

具体实施方式

将参考附图通过本公开的实施例来更详细地描述本公开。应当注意，在本说明书和附图中，具有基本相似的功能配置的组成元件由相同的标号表示，并且对这些组成元件的重复描述被跳过。

[描述的流程]

以下简要描述与本公开的实施例相关联的描述的流程。首先，参考图1，将简要描述基于并行传输的便携式终端100的示例性设备配置。接着，参考图2，将简要描述基于串行传输的便携式终端130的示例性设备配置。参考图3，以基于串行传输的数据传输方法补充该描述。

随后，参考图4，描述从解串器170输出的将被输入LCD块104的使能信号、数据信号和像素时钟的配置。接着，参考图5，描述将被输入串行化器150的时钟、用在串行传输中的时钟和将被从解串器170输出的时钟的配置。随后，参考图6，描述作为本公开的实施例实施的数据传输方法。

接着，参考图7，描述串行化器150和解串器170的示例性功能配置。随后，参考图8，描述作为本实施例实施的串行化器150的操作。接着，参考图9，描述作为本实施例实施的解串器170的操作。最后，总结本实施例的技术概念并简要描述从该技术概念获得的效果。

(描述项目)

(1)前言

(1-1)基于并行传输的便携式终端100的设备配置

(1-2)基于串行传输的便携式终端130的设备配置

(2)实施例

(2-1)数据传输方法

(2-1-1)各种信号的配置

(2-1-2)时钟流

(2-1-3)数据流

(2-2)功能配置

(2-2-1)串行化器150的配置

(2-2-2)解串器170的配置

(2-3)操作

(2-3-1)空白计数检测方法

(2-3-2)行数据输出方法

(3)总结

(1)前言

首先，至今作为设备内的数据传输被广泛使用的并行传输以及从现在开始将被广泛使用的串行传输通过使用基于这些传输机制的便携式终端100和便携式终端130被概述。

(1-1)基于并行传输的便携式终端100的设备配置

首先，参考图1，简要描述基于并行传输的便携式终端100的示例性设备配置。图1示出了基于并行传输的便携式终端100的设备配置的一个示例。图1示意性地绘制了作为便携式终端100的一个示例的移动电话。应当注意，稍后将要描述的技术的应用范围不限于移动电话；例如，该技术也适用于诸如笔记本PC之类的信息处理装置和各种便携式电子设备。

如图1中所示，便携式终端100主要由显示块102、LCD块104、连接块106、操作块108、基带处理器110(BBP)和并行信号线路径112组成。应当注意，LCD是液晶显示器的简称。显示块102可以被称为显示器侧，并且操作块108可以被称为主要侧。为了描述方便，使用其中视频信号在并行信号线路径112上被传输的示例。显然，将在并行信号线路径112上传输的信号的类型不限于视频信号；例如，控制信号和音频信号也在并行信号线路径112上被传送。

如图1中所示，显示块102具有LCD块104。首先，在并行信号线路径112上传输的视频信号被输入LCD块104。随后，LCD块104基于输入的视频信号显示视频。连接块106是被配置为将显示块102和操作块108连接到一起的构件。形成此连接块106的连接构件具有将显示块102在Z-Y平面内旋转180度的结构。此连接构件也可以被形成为在X-Z平面内旋转显示块102。在此情况中，便携式终端100具有便携式终端100可以被折叠的结构。应当注意，此连接构件可以具有使得显示块102可在任何方向上活动的结构。

基带处理器110是为便携式终端100提供通信控制和应用执行功能的计算处理块。从基带处理器110输出的并行信号在并行信号线路径112上被传送至显示块102的LCD块104。许多信号线被连线到并行信号线路径112。例如，在移动电话的情况中，信号线的数目n大约是50。如果LCD块104的分辨率是QVGA(四分之一视频图形阵列)，则每个视频信号的传输速率大约是130Mbps。并行信号线路径112被连线通过连接块106。

更具体而言，在连接块106上，形成并行信号线路径112的许多信号线被连线。如果连接块106的活动范围被如上所述地加宽，则连接块106的加大的运动会增大损坏并行信号线路径112的风险。结果，并行信号线路径112的可靠性被损害。另一方面，为了维持并行信号线路径112的可靠性，连接块106的活动范围被限制，从而降低了便携式终端100的设计性和功能性。为此，需要用于增强形成便携式终端100的活动构件的自由度以及并行信号线路径112的可靠性的机制。该需求的一个答案是采用稍后描述的串行传输。

这样，已经描述了基于并行传输的便携式终端100的设备配置。

(1-2)基于串行传输的便携式终端130的设备配置

以下参考图2来简要描述基于串行传输的便携式终端130的示例性设备配置。图2示出了基于串行传输的便携式终端130的设备配置的一个示例。

应当注意，图2示意性地绘制出了作为便携式终端130的一个示例的移动电话。稍后将描述的技术的应用范围不限于移动电话。例如，该技术还适用于诸如笔记本PC之类的信息处理装置和各种便携式电子设备。与基于并行传输的便携式终端100的组成元件基本相似的组成元件由相同的标号表示，并且对它们的详细描述被跳过。

如图2中所示，便携式终端130主要由显示块102、LCD块104、连接块106和操作块108组成。另外，便携式终端130具有基带处理器110(BBP)、并行信号线路径132和136、串行信号线路径134、串行化器150和解串器170。

与便携式终端100不同，便携式终端130在连接至连接块106的串行信号线路径134上通过串行传输来传送视频信号。因此，操作块108具有串行化器150，串行化器150被配置为使从基带处理器110输出的并行信号串行化。另一方面，显示块102具有解串器170，解串器170被配置为使在串行信号线路径134上传送的串行信号去串行化。

串行化器150将从基带处理器110输出并在并行信号线路径132上输入的并行信号转换成串行信号。例如，如图3中所示，信号A、信号B、信号C和信号D被与并行信号时钟(P-CLK)同步地、相互并行地输入串行化器150。

然而应当注意，信号A包括数据A1和数据A2，信号B包括数据B1和数据B2，信号C包括数据C1和数据C2，并且信号D包括数据D1和数据D2。

串行化器150将分别包括在信号A、信号B、信号C和信号D中的数据A1和A2、数据B1和B2、数据C1和C2以及数据D1和D2串行合成，从而生成与串行信号时钟同步的合成信号，该串行信号时钟的频率是并行信号的频率的4倍。该合成信号是串行信号。由串行化器150获得的串行信号在串行信号线路径134上被输入解串器170。

接收到串行信号，解串器170从接收的串行信号中分离出各数据项目以恢复并行信号。接着，解串器170将恢复出的并行信号在并行信号线路径136上输入LCD块104。应当注意，串行信号线路径134可以连同通过合成信号A、信号B、信号C和信号D获得的串行信号(或数据信号)一起发送时钟。串行信号也可以通过例如基于诸如LVDS(低压差分信号)之类的差分信号的传输机制被传送。

采用如上所述的串行传输使得串行信号线路径134的电线的数目k比图1中示出的便携式终端100的并行信号线路径112的电线的数目n小得多(1≤k＜＜n)。例如，电线的数目k最多可被减少至若干根。结果，相比于并行信号线路径112连线至的连接块106，与串行信号线路径134所连线至的连接块106的活动范围相关联的自由度可以大大增大。同时，串行信号线路径134的可靠性也得到了增强。

这样，已经描述了基于串行传输的便携式终端130的设备配置。

(2)实施例

以下描述本公开的一个实施例。该实施例涉及一种使在从基带处理器110输出数据时使用的时钟与在将数据输入LCD块104中时使用的时钟之间所引起的误差对数据的再现产生的影响最小的技术。

(2-1)数据传输方法

以下描述将被输入LCD块104的信号的配置、在从基带处理器110至LCD块104的路线上流过的时钟的配置、以及数据的配置。

(2-1-1)各种信号的配置

如图4中所示，使能信号、数据信号和像素时钟被输入到LCD块104中。该像素时钟提供被正常输入到LCD块104中的参考时钟。数据信号被与此像素时钟相同步地输入LCD块104中。应当注意，仅当使能信号处于活动状态(或者在图4中所示的示例中为高电平状态)的区间(interval，间隔)(以下称为有效数据区间)时，此数据信号被输入LCD块104中。即，当使能信号处于不活动状态(或在图4中示出的示例中为低电平状态)的区间(以下称为空白区间)中时，数据信号不被输入LCD块104。

通常，当使能信号持续处于活动状态时，一行的图像数据在一个区间(或一个有效数据区间)中被输入。当两个或更多个有效数据区间被重复时，一个画面的图像数据被输入LCD块104。使能信号、数据信号和像素时钟被正常输入串行化器150。串行化器150将与有效数据区间对应的数据信号串行化并将已串行化的数据信号发送给解串器170。基于从串行化器150接收的数据信号，解串器170生成像素时钟和使能信号并与有效数据区间相同步地输出数据信号。

如上所述，使能信号、数据信号和像素时钟被输入LCD块104。这些使能信号、数据信号和像素时钟被从基带处理器110输出并被串行化器150串行传送以便被从解串器170输入到LCD块104中。

(2-1-2)时钟流

以下参考图5来描述用在输出数据信号中的时钟和用在数据的串行传输中的时钟之间的关系。例如，假定4个数据信号被与16MHz的像素时钟相同步地从基带处理器110输出。即，假定4个数据信号被以16MHz×4bits＝64Mbps的速率输入串行化器150。

还假定20MHz的时钟被从振荡器190输入串行化器150，如图5中所示。在此情况中，串行化器150利用从振荡器190输入的20MHz的时钟来接收数据信号。同时，串行化器150将从振荡器190输入的20MHz的时钟的频率乘以4，从而生成80MHz的时钟。随后，串行化器150使用所生成的80MHz的时钟来串行传送数据信号。另一方面，解串器170将80MHz的时钟除以5来生成16MHz的时钟。另外，解串器170将数据信号与所生成的16MHz的时钟相同步地输入LCD块104。

如上所述，用在串行传输中的时钟是通过对由振荡器190生成的时钟进行倍频而生成的。用在将数据信号输入LCD块104中的时钟是通过对用在串行传输中的时钟进行分频而生成的。此时，要求用在将数据信号输入LCD块104中的时钟等于用在从基带处理器110输出数据信号中的时钟。在图5中所示的示例中，这两个时钟在16MHz相互匹配。

(2-1-3)数据流

以下参考图6更详细地描述由串行化器150和解串器170执行的传送数据信号的方法。

如图6中所示，数据信号被与16MHz的像素时钟相同步地输入串行化器150。此时，4个数据信号(信号A、信号B、信号C和信号D)被相互并行地输入串行化器150。当4个信号被输入时，串行化器150与80MHz的时钟相同步地串行传送数据信号，其中80MHz的时钟是通过将从振荡器190输入的20MHz的时钟乘以4而生成的。此时，如图6中所示，五个时钟中的一个时钟变为空的(empty)区域。另一方面，解串器170将80MHz的时钟除以5并与产生的16MHz的时钟相同步地相互并行地输出4个数据信号。

在图6中所示的示例中，用在将数据信号输入串行化器150中的时钟的频率是16MHz并且从振荡器190输入的时钟的频率是20MHz，所以16MHz×5＝20MHz×4＝80MHz，从而正确地传送数据。然而，应当注意，当用在将数据信号输入串行化器150中的时钟的频率正确匹配16MHz并且从振荡器190输入到串行化器150中的时钟的频率正确匹配20MHz时(这是前提条件)，该关系成立。

然而，可以输出与预定频率正确匹配的频率的时钟的振荡器是昂贵的。因此，通常使用输出具有与预定频率接近的频率的时钟的振荡器。使用这样的振荡器，当应当输出16MHz的时钟时，实际上输出16.1MHz或15.9MHz的时钟。同样，例如，当应当输出20MHz的时钟时，实际上输出20.1MHz的时钟或19.9MHz的时钟。

例如，如果20MHz的时钟被从振荡器190输入串行化器150并且16.1MHz的时钟被从基带处理器110输入串行化器150，则被从基带处理器110输入串行化器150的时钟(为16.1MHz)超过了从解串器170输入LCD块104的时钟(为16MHz)(这称为上溢)。如果发生这样的情况，则输入比输出快，从而引起输入数据的丢弃。

相反，如果20MHz的时钟被从振荡器190输入串行化器150并且15.9MHz的时钟被从基带处理器110输入到串行化器150，则从基带处理器110输入串行化器150的时钟(为15.9MHz)变为小于从解串器170输入LCD块104的时钟(为16MHz)(这称为下溢)。如果发生这样的情况，则输入比输出更慢，从而导致没有输出数据的区间。

本实施例涉及即使发生这样的上溢或下溢也可以抑制数据丢弃或没有输出数据的区间的发生的技术。应当注意，发生上溢的情况可以通过调节倍频数或分频数被转变成发生下溢的情况。在上述示例中，倍频数为4并且分频数为5。如果倍频数被设置为5并且分频数被设置为6，则从解串器170输入LCD块104的时钟是20MHz×5/6＝16.67MHz。如果这些倍频数和分频数被设置，则即使从基带处理器110输入串行化器150的时钟的频率是16.1MHz，也可以提供下溢的情况。

(2-2)功能配置

以下参考图7来描述作为本实施例实施的串行化器150和解串器170的功能配置。图7是图示出作为本实施例实施的串行化器150和解串器170的功能配置的框图。

(2-2-1)串行化器150的配置

首先，描述串行化器150的功能配置。

这里假定数据信号和15.8MHz的时钟(以下称为输入时钟)被从基带处理器110输入串行化器150。这些数据信号和输入时钟以图4中示出的定时被输入。还假定：20MHz的时钟(以下称为参考时钟)被从振荡器190输入串行化器150。此外，假定80MHz的时钟(以下称为传输时钟)被用于从串行化器150至解串器170的串行传输。

如图7中所示，串行化器150主要由帧生成块151、倍频器(multiplier)152、分频器(divider)153、行时钟计数检测块154和串行数据生成块155组成。应当注意，这些构成元件中的每一个都根据参考时钟进行操作。

当一行的数据信号被从基带处理器110输入串行化器150时，帧生成块151缓冲(buffer)输入的一行的数据信号。倍频器152将从振荡器190输入的参考时钟乘以4来生成80MHz的传输时钟。该传输时钟被输入分频器153和串行数据生成块155。被输入传输时钟的分频器153将输入的传输时钟除以5来生成16MHz的时钟(以下称为第一输出时钟)。此第一输出时钟被输入行时钟计数检测块154。

当第一输出时钟被输入时，行时钟计数检测块154用第一输出块的时钟数来估量一行的数据信号的有效数据区间的长度和跟随在该有效数据区间之后的空白区间的长度。更具体而言，行时钟计数检测块154对与包括连续的有效数据区间和空白区间在内的区间相对应的第一输出时钟的时钟数进行计数。在下文中，计数得到的时钟数被称为行时钟计数。在对行时钟计数进行计数之后，行时钟计数检测块154从行时钟计数中减去一行的数据项目数，以计算与空白区间相对应的时钟计数(以下，称为空白计数，即空白数)。

由行时钟计数检测块154计算出的空白计数被输入串行数据生成块155。当空白计数被输入时，串行数据生成块155将目前所缓冲的一行的数据信号和输入的空白计数进行串行化，以生成串行传输信号。接着，串行数据生成块155将所生成的串行传输信号与80MHz的传输时钟相同步地传送给解串器170。

这样，已经描述了串行化器150的功能配置。

(2-2-2)解串器170的配置

以下描述解串器170的功能配置。

如图7中所示，解串器170主要由分频器171、并行数据生成块172和数据再现块173组成。

当串行传输信号被从串行化器150输入时，分频器171将输入的串行传输信号除以5来生成16MHz的时钟(以下称为第二输出时钟)。该第二输出时钟被输入解串器170的每个构成元件中。同时，并行数据生成块172使得串行传输信号变为并行，以从一行的数据信号中分离出空白计数。一行的数据信号和空白计数被输入数据再现块173。当一行的数据信号和空白计数被输入时，数据再现块173将16MHz的第二输出时钟和一行的数据信号以图4中所示的定时输入LCD块104。

这样，已经描述了解串器170的功能配置。

(2-3)操作

以下参考图8和图9来更详细地描述串行化器150和解串器170的操作。

(2-3-1)空白计数检测方法

首先，描述串行化器150的操作。作为本实施例实施的串行化器150特有的操作在于检测与空白区间相对应的空白计数的方法。因此，以下关注空白计数检测方法来描述串行化器150的操作。在该描述中，假定每像素的数据量是24比特并且一行有480个像素。

如图8中所示，假定数据信号被与15.8MHz的输入时钟相同步地输入串行化器150。另外，指示有效数据区间和空白区间的使能信号被输入串行化器150。在此示例中，一行为480像素宽，从而使得有效数据区间的长度等于480个时钟。另一方面，由解串器170从传输时钟生成的第二输出时钟是16MHz。因此，如果480个时钟的数据信号在此第二输出时钟上被输出，则有效数据区间附近的数据信号没有被输出。

为了解决该问题，使用与第二输出时钟具有相同频率(16MHz)的第一输出时钟来计算以第二输出时钟为参考的空白区间的长度。首先，基于行时钟计数检测块154的功能，串行化器150使用第一输出时钟的时钟计数来估量从有效数据区间的开头到在跟随在有效数据区间之后的空白区间的结尾的区间长度。接着，基于行时钟计数检测块154的功能，串行化器150通过从估量出的时钟计数(在图8中示出的示例中为n)中减去480(一行的像素数)来计算空白计数。

(2-3-2)行数据输出方法

以下描述解串器170的操作。作为本实施例实施的解串器170特有的操作在于调节空白区间的输出以使输入时钟与第二输出时钟之间的误差被吸收的方法。以下关注包括调节上述空白区间在内的行数据输出方法来描述解串器170的操作。

如图9中所示，基于数据再现块173的功能，解串器170以第二输出时钟(16MHz的时钟)为参考来从时钟1至时钟480输出像素信息(数据信号)。另外，基于数据再现块173的功能，解串器170输出等于(n(行计数的数目)-480)个时钟(用于空白的数目)的空白。因此，在解串器170中调节空白计数使得可以抑制由于发生下溢引起的影响。应当注意，如从图9中可以看出，此调节等同于对使能信号中的有效数据区间和空白区间的调节。

(3)总结

最后，以下简要总结作为本公开的实施例实施的技术的内容。在本文中所描述的技术内容可以用于各种信息处理装置中的设备内数据传输，其中信息处理装置例如是PC、移动电话、便携式游戏机、便携式信息终端、信息家电和车载导航系统。例如，本文中所描述的技术内容适用于例如用在设备内数据传输中的信号处理装置。

上述信号处理装置可以具有以下描述的输入块、计数块、使能信号控制块、使能信号输出块和数据输出块。更具体地，上述输入块接收预定数目的数据项目和与第一时钟同步并在上述数据有效的区间中处于活动状态的第一使能信号。上述计数块以比上述第一时钟更快的第二时钟为参考，对上述第一使能信号不活动的区间的时钟数进行计数。

上述使能信号控制块以上述第二时钟为参考将第二使能信号置于活动状态达与上述预定数目相等的时钟数，并且将上述第二使能信号置于不活动状态达由上述计数块计数得出的时钟数。此外，上述信号输出块输出上述第二使能信号。上述数据输出块在上述第二使能信号处于活动状态的区间中与上述第二时钟相同步地输出上述预定数目的数据项目。

如果用在数据输入中的时钟(第一时钟)和用在输出中的时钟(第二时钟)彼此不同，则其中有效数据被输入的区间将与其中数据被输出的区间不同。例如，如果第一时钟比第二时钟慢，则数据的输入跟不上数据的输出，从而引起数据丢弃。为了防止这样的数据丢弃发生，数据的输出定时必须被调节。因此，上述调节方法调节其中没有数据被输出的区间(即，其中使能信号不活动的区间)。

其中存在有效数据的区间的长度可以用用于数据项目数的时钟数来表示。另一方面，对于不存在有效数据的区间的长度，期望通过实际使用第二时钟来估量。通过实际估量该区间的长度并使用估量的结果来调节第二使能信号，第一时钟与第二时钟之间的误差可以通过跟踪该误差的变化(如果有的话)被自适应地吸收。

应当注意，上述新颖的配置可以通过比较简单的电路配置来实现。另外，因为上述新颖的配置不需要使用高精度的振荡器，所以可以相应地节省制造成本。另外，因为上述新颖的配置不需要用于执行第一时钟和第二时钟的精确调节的配置，所以设计成本可以被相应地节省。

(评述)

上述行时钟计数检测块154是计数块的一个示例。上述数据再现块173是使能信号控制块、使能信号输出块和数据输出块的一个示例。上述倍频器152和分频器153是时钟转换块的示例。上述操作块108是第一信号处理模块的一个示例。上述显示块102是第二信号处理模块的一个示例。上述串行化器150(串行数据生成块155)是传输块的一个示例。上述解串器170(并行数据生成块172)是接收块的一个示例。上述倍频器152是串行传输时钟生成块的一个示例。上述基带处理器110是计算处理块的一个示例。上述LCD块104是显示块的一个示例。

虽然已经使用具体术语描述了本公开的优选实施例，但是这样的描述用于说明目的，并且应当理解，可以在不偏离以下权利要求的精神或范围的情况下进行变化和更改。

例如，在以上所作的描述中，描述了其中空白数(空白计数)被原样串行传送的配置；然而，串行传送预定的固定值与空白计数之间的差也是可行的。此外，串行传送通过输入时钟获得的空白计数和通过第一输出时钟获得的空白计数之间的差也是可行的。这些配置可以降低要传送的信息量，从而提高传输效率。

本申请包含与2010年12月22日在日本专利局提交的日本优先专利申请JP 2010-286316中公开的主题有关的主题，该申请的全部内容通过引用被结合于此。

Claims (9)

1.一种信号处理装置，包括；

输入块，所述输入块被配置为接收预定数目的数据项目和第一使能信号，所述第一使能信号与第一时钟相同步并且在所述数据有效的区间中处于活动状态；

计数块，所述计数块被配置为利用比所述第一时钟快的第二时钟为参考，对所述第一使能信号不活动的区间中的时钟数进行计数；

使能信号控制块，所述使能信号控制块被配置为以所述第二时钟为参考将第二使能信号置于活动状态达与预定数目相等的时钟数，并将所述第二使能信号置于不活动状态达由所述计数块计数得出的时钟数；

使能信号输出块，所述使能信号输出块被配置为输出所述第二使能信号；以及

数据输出块，所述数据输出块被配置为在所述第二使能信号活动的区间中与所述第二时钟相同步地输出所述预定数目的数据项目。

2.根据权利要求1所述的信号处理装置，还包括：

时钟转换块，所述时钟转换块被配置为对具有预定频率的参考时钟进行频率转换以生成所述第二时钟，其中

所述时钟转换块通过使用使得所述第二时钟变得比所述第一时钟快的转换规则来生成所述第二时钟。

3.根据权利要求2所述的信号处理装置，其中所述信号处理装置包括：

第一信号处理模块；和

第二信号处理模块，该第二信号处理模块经由预定的信号线与所述第一信号处理模块连接；

所述第一信号处理模块具有

所述输入块，

所述计数块，和

传输块，所述传输块被配置为使所述数据和由所述计数块计数得出的时钟数串行化，并将已串行化的数据和已串行化的时钟数传送给所述第二信号处理模块，并且

所述第二信号处理模块具有

接收块，所述接收块被配置为接收来自所述第一信号处理模块的所述传输块的所述已串行化的数据和所述已串行化的时钟数，并使接收的已串行化的数据和已串行化的时钟数并行，

所述使能信号控制块，

所述数据输出块，和

所述使能信号输出块。

4.根据权利要求3所述的信号处理装置，其中，替代传送由所述计数块计数得出的所述时钟数，所述传输块传送所述第一时钟被用作参考时所述第一使能信号不活动的区间的时钟数与所述第二时钟被用作参考时所述第一使能信号不活动的区间的时钟数之间的差。

5.根据权利要求3所述的信号处理装置，其中，替代传送由所述计数块计数得出的所述时钟数，所述传输块传送预定值与所述第二时钟被用作参考时所述第一使能信号不活动的区间的时钟数之间的差。

6.根据权利要求3所述的信号处理装置，其中

所述第一信号处理模块还具有

串行传输时钟生成块，所述串行传输时钟生成块被配置为对预定参考时钟进行倍频以生成用于传送和接收所述数据和所述时钟数的串行传输时钟，以及

分频器，所述分频器被配置为对所述串行传输时钟进行分频以生成所述第二时钟，并且

所述第二信号处理模块还具有

分频器，所述分频器被配置为对所述串行传输时钟进行分频以生成所述第二时钟。

7.根据权利要求1所述的信号处理装置，其中所述计数块对通过将所述第一使能信号活动的区间和跟随在所述区间之后的所述第一使能信号不活动的区间相组合获得的区间的时钟数进行计数，从而使用通过从所述时钟数中减去所述预定值获得的值来作为所述第一使能信号不活动的区间的时钟数。

8.根据权利要求1所述的信号处理装置，其中所述数据是用于显示的数据，所述信号处理装置还包括：

计算处理块，所述计算处理块被配置为输出被输入所述输入块的数据；以及

显示块，所述显示块被配置为接收从所述输出块输出的所述数据以及从所述使能信号输出块输出的所述第二使能信号。

9.一种信号处理方法，包括：

接收预定数目的数据项目和第一使能信号，所述第一使能信号与第一时钟相同步并且在所述数据有效的区间中处于活动状态；

以比所述第一时钟快的第二时钟为参考对所述第一使能信号不活动的区间中的时钟数进行计数；

以所述第二时钟为参考将第二使能信号置于活动状态达与预定数目相等的时钟数，并且将所述第二使能信号置于不活动状态达在所述计数步骤中计数得出的时钟数；

输出所述第二使能信号；以及

在所述第二使能信号活动的区间中与所述第二时钟相同步地输出所述预定数目的数据项目。

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