CN102683191A - 形成栅极图案的方法以及半导体装置 - Google Patents

形成栅极图案的方法以及半导体装置 Download PDF

Info

Publication number
CN102683191A
CN102683191A CN2011100644151A CN201110064415A CN102683191A CN 102683191 A CN102683191 A CN 102683191A CN 2011100644151 A CN2011100644151 A CN 2011100644151A CN 201110064415 A CN201110064415 A CN 201110064415A CN 102683191 A CN102683191 A CN 102683191A
Authority
CN
China
Prior art keywords
bar
gate
etch
gate pattern
gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100644151A
Other languages
English (en)
Other versions
CN102683191B (zh
Inventor
何其旸
张翼英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201110064415.1A priority Critical patent/CN102683191B/zh
Priority to US13/240,637 priority patent/US8741744B2/en
Publication of CN102683191A publication Critical patent/CN102683191A/zh
Application granted granted Critical
Publication of CN102683191B publication Critical patent/CN102683191B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及形成栅极图案的方法及半导体装置。栅极图案包含多个沿第一方向相互平行的、被间隙断开的栅极条，间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过栅极条而相邻的间隙。该方法包括：提供多个沿第一方向相互平行且连续延伸的、由栅极材料条和其上的蚀刻阻挡条构成的叠层结构；通过第二光刻处理，在跨过栅极条而相邻的将形成的间隙之间留下第二抗蚀剂区；通过第二蚀刻处理，选择性去除蚀刻阻挡条；通过第三光刻处理，形成具有沿第二方向相互平行且连续延伸的多个开口的第三抗蚀剂层；通过第三蚀刻处理，形成栅极图案。本方法能具有较大的光刻工艺窗口，并能较好控制栅极图案的形状和尺寸等。

Description

形成栅极图案的方法以及半导体装置
技术领域
本发明涉及形成栅极图案的方法以及具有所述栅极图案的半导体装置。本发明尤其涉及形成交错排列的栅极图案的方法以及具有所述栅极图案的半导体装置。
背景技术
为了使得半导体装置的密度、尤其是栅极的密度最大化，通常需要形成交错排列的栅极图案。例如，这种栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开。并且，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，但是，各条带区中的间隙并不是连续的，即，各条带区中存在跨过栅极条而相邻的间隙。
在目前的半导体制造工艺中，为了形成交错排列的栅极图案，普遍采用双重构图(double patterning)技术。
图1A～1B示出常规的双重构图技术中形成的修整槽(trimmingslot)和利用修整槽得到的栅极图案。参见图1A，在线蚀刻后获得的多个相互平行的栅极条上设置具有修整槽的掩模。修整槽的位置对应于将栅极条断开的间隙的位置。由于要形成交错排列的栅极图案，因此修整槽的位置是交错排列的。然后，参见图1B，在对栅极条进行修整槽蚀刻后，形成了交错排列的栅极图案。
图2A～2D具体地示出采用常规的双重构图技术来形成交错排列的栅极图案的一种方法。
首先，如图2A所示，通过第一光刻处理，形成具有相互平行且连续延伸的多个开口的抗蚀剂(resist)图案210。接着，如图2B所示，以所述抗蚀剂图案210为掩模进行第一蚀刻处理，从而在衬底250上形成多个相互平行且连续延伸的栅极材料条260。然后，如图2C所示，通过第二光刻处理，形成具有修整槽的抗蚀剂图案220。最后，如图2D所示，以所述抗蚀剂图案220为掩模进行第二蚀刻处理，以在衬底250上的栅极材料条260中形成交错排列的间隙，从而形成交错排列的栅极图案。
图3A～3E具体地示出采用常规的双重构图技术来形成交错排列的栅极图案的另一种方法。这种方法在栅极材料层上额外地形成硬掩模层。在利用类似的方法形成交错排列的硬掩模图案之后，将所述硬掩模图案转移到下面的栅极材料层，从而形成交错排列的栅极图案。
首先，如图3A所示，通过第一光刻处理，形成具有相互平行且连续延伸的多个开口的抗蚀剂图案310。接着，如图3B所示，以所述抗蚀剂图案310为掩模进行第一蚀刻处理，从而在衬底350上的栅极材料层360上形成多个相互平行且连续延伸的硬掩模条370。然后，如图3C所示，通过第二光刻处理，形成具有修整槽的抗蚀剂图案320。接下来，如图3D所示，以所述抗蚀剂图案320为掩模进行第二蚀刻处理，以在衬底350上的栅极材料层360上的硬掩模条370中形成交错排列的间隙，从而形成交错排列的硬掩模图案。最后，如图3E所示，以所述硬掩模图案为掩模进行第三蚀刻处理，从而形成交错排列的栅极图案。
在利用上述任一种方法形成栅极图案(例如，多晶硅栅极图案)后，可以进一步将栅极的材料替换为金属，从而形成交错排列的金属栅极图案。
本发明的发明人对以上形成交错排列的栅极图案的方法进行了深入研究，发现存在以下的问题。
第一，在深亚微米的领域内，需要对修整槽的尺寸、尤其是修整槽的纵向尺寸H1(参见图2C和图3C，其对应于将栅极条断开的间隙的长度)进行严格控制，这导致修整槽的光刻工艺窗口很小。
第二，在深亚微米的领域内，由于修整槽光刻的工艺限制(margin)，导致所得到的修整槽的角部显著地变圆，即所得到的修整槽并不是所希望的长方形(参见图1A)。并且，在进行修整槽蚀刻以后，所得到的栅极的角部相应地是尖锐的，而不是所希望的直角(参见图1B)。这样，无法精确地控制栅极图案的形状和尺寸，从而对半导体装置的性能造成不利影响。并且，如果要采用金属栅极结构，则当将栅极的材料替换为金属时，栅极的尖锐的角部导致难以填充金属，这也会对半导体装置的性能造成不利影响。
发明内容
鉴于以上问题提出本发明。
本发明的一个方面的目的是，提供一种形成栅极图案的方法以及具有所述栅极图案的半导体装置，其中，形成所述栅极图案的方法相比于现有技术的方法能够具有较大的光刻工艺窗口。
本发明的另一个方面的目的是，提供一种形成栅极图案的方法以及具有所述栅极图案的半导体装置，其中，形成所述栅极图案的方法相比于现有技术的方法能够较好地控制栅极图案的形状和尺寸。
本发明的再一个方面的目的是，提供一种形成栅极图案的方法以及具有所述栅极图案的半导体装置，其中，形成所述栅极图案的方法能够很好地应用于先进半导体工艺。
根据本发明的第一方面，提供一种形成栅极图案的方法，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙。其特征在于，所述方法包括以下步骤：提供在衬底上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由栅极材料条和其上的蚀刻阻挡条构成；在包含所述叠层结构的所述衬底上形成第二抗蚀剂层；对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区，各第二抗蚀剂区各自位于跨过所述栅极条而相邻的将形成的所述间隙之间；以第二抗蚀剂区为掩模，通过第二蚀刻处理，选择性地去除所述叠层结构中的蚀刻阻挡条；在经第二蚀刻处理后的所述衬底上形成第三抗蚀剂层；对第三抗蚀剂层进行第三光刻处理，以形成沿第二方向相互平行且连续延伸的多个开口；以及以经第三光刻处理后的第三抗蚀剂层为掩模，通过第三蚀刻处理，形成所述间隙，从而形成所述栅极图案。
优选地，提供所述叠层结构的步骤进一步包括以下步骤：在衬底上的栅极材料层上依次形成蚀刻阻挡层和第一抗蚀剂层；对第一抗蚀剂层进行第一光刻处理，以形成沿第一方向相互平行且连续延伸的多个开口；以及以经第一光刻处理后的第一抗蚀剂层为掩模，通过第一蚀刻处理，将所述蚀刻阻挡层和所述栅极材料层形成为所述叠层结构。
优选地，所述形成栅极图案的方法进一步包括以下步骤：在形成所述栅极图案之后，将所述栅极条的材料替换为金属。
优选地，第一光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至200nm的范围内；以及第三光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。
优选地，通过第二光刻处理获得的所述第二抗蚀剂区的形状是正方形、长方形、圆形和椭圆形之中的任一种。
优选地，第一蚀刻处理、第二蚀刻处理和第三蚀刻处理是干蚀刻处理。
优选地，第一蚀刻处理中蚀刻阻挡层对栅极材料层的蚀刻选择比在1∶10至1∶200的范围内；第二蚀刻处理中栅极材料条对蚀刻阻挡条的蚀刻选择比在1∶10至1∶50的范围内；以及第三蚀刻处理中蚀刻阻挡条对栅极材料条的蚀刻选择比在1∶10至1∶200的范围内。
优选地，所述栅极材料条和所述蚀刻阻挡条的材料分别为多晶硅和硅氧化物。
优选地，所述跨过所述栅极条而相邻的所述间隙之间的栅极条数量为1至5。
根据本发明的第二方面，提供一种形成栅极图案的方法，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙。其特征在于，所述方法包括以下步骤：提供在衬底上的栅极材料层上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由硬掩模条和其上的蚀刻阻挡条构成；在包含所述叠层结构的所述衬底上形成第二抗蚀剂层；对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区，各第二抗蚀剂区各自位于跨过所述栅极条而相邻的将形成的所述间隙之间；以第二抗蚀剂区为掩模，通过第二蚀刻处理，选择性地去除所述叠层结构中的蚀刻阻挡条；在经第二蚀刻处理后的所述衬底上形成第三抗蚀剂层；对第三抗蚀剂层进行第三光刻处理，以形成沿第二方向相互平行且连续延伸的多个开口；以经第三光刻处理后的第三抗蚀剂层为掩模，通过第三蚀刻处理，在所述硬掩模条中形成间隙；以及以经第三蚀刻处理后的所述硬掩模条为掩模，通过第四蚀刻处理，形成所述栅极图案。
优选地，提供所述叠层结构的步骤进一步包括以下步骤：在衬底上的栅极材料层上依次形成硬掩模层、蚀刻阻挡层和第一抗蚀剂层；对第一抗蚀剂层进行第一光刻处理，以形成沿第一方向相互平行且连续延伸的多个开口；以及以经第一光刻处理后的第一抗蚀剂层为掩模，通过第一蚀刻处理，将所述蚀刻阻挡层和所述硬掩模层形成为所述叠层结构。
优选地，所述形成栅极图案的方法进一步包括以下步骤：在形成所述栅极图案之后，将所述栅极条的材料替换为金属。
优选地，第一光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至200nm的范围内；以及第三光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。
优选地，通过第二光刻处理获得的所述第二抗蚀剂区的形状是正方形、长方形、圆形和椭圆形之中的任一种。
优选地，第一蚀刻处理、第二蚀刻处理、第三蚀刻处理和第四蚀刻处理是干蚀刻处理。
优选地，第一蚀刻处理中硬掩模层对蚀刻阻挡层的蚀刻选择比与栅极材料层对硬掩模层的蚀刻选择比都在1∶10至1∶50的范围内；第二蚀刻处理中硬掩模条对蚀刻阻挡条的蚀刻选择比在1∶2至1∶50的范围内；第三蚀刻处理中蚀刻阻挡条对硬掩模条的蚀刻选择比在1∶50至1∶200的范围内；以及第四蚀刻处理中硬掩模条对栅极材料层的蚀刻选择比在1∶10至1∶200的范围内。
优选地，所述栅极材料层、所述硬掩模条和所述蚀刻阻挡条的材料分别为多晶硅、硅氧化物和硅氮化物。
优选地，所述跨过所述栅极条而相邻的所述间隙之间的栅极条数量为1至5。
根据本发明的第三方面，提供一种半导体装置，所述半导体装置具有栅极图案，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙。其特征在于，在所述跨过所述栅极条而相邻的所述间隙之间，在所述栅极条上形成有蚀刻阻挡条。
根据本发明的上述各个方面，由于引入了蚀刻阻挡层并事先在将形成间隙的位置之间选择性地留下蚀刻阻挡层，使得可以将同一条带区中的多个不连续的间隙作为一个连续延伸的间隙来一体地形成，从而将栅极修整图案从光刻较难实现的槽状变为光刻较易实现的线/间隔形状。相比于现有技术的方法，虽然本发明的方法需要额外的光刻和蚀刻步骤(由于需要三次光刻步骤，因此可被称为三重构图技术)，但是其能够具有较大的光刻工艺窗口，并能够较好地控制栅极图案的形状和尺寸。
本发明能够很好地应用于先进半导体工艺。
附图说明
被包含于说明书中并构成其一部分的附图示出本发明的实施例，并与描述一起用于解释本发明的原理。
要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。
图1A～1B示出常规的双重构图技术中形成的修整槽和利用修整槽得到的栅极图案。其中，图1A示出在多个相互平行的栅极条上设置的具有修整槽的掩模；图1B示出修整槽蚀刻后得到的交错排列的栅极图案。
图2A～2D示出采用常规的双重构图技术来形成交错排列的栅极图案的一种方法。其中，图2A示出第一光刻处理后的具有相互平行的多个开口的抗蚀剂图案；图2B示出第一蚀刻处理后的相互平行的多个栅极条；图2C示出第二光刻处理后的具有修整槽的抗蚀剂图案；图2D示出第二蚀刻处理后的交错排列的栅极图案。
图3A～3E示出采用常规的双重构图技术来形成交错排列的栅极图案的另一种方法。其中，图3A示出第一光刻处理后的具有相互平行的多个开口的抗蚀剂图案；图3B示出第一蚀刻处理后的相互平行的多个硬掩模条；图3C示出第二光刻处理后的具有修整槽的抗蚀剂图案；图3D示出第二蚀刻处理后的交错排列的硬掩模图案；图3E示出第三蚀刻处理后的交错排列的栅极图案。
图4示意性地示出根据本发明第一实施例的形成栅极图案的方法的流程图。
图5A～5I是示意性地示出根据本发明第一实施例的形成栅极图案的方法中的各步骤的平面图和截面图。其中，图5A是示出第一光刻处理后的具有相互平行的多个开口的抗蚀剂图案的平面图；图5B和图5C分别是示出第一蚀刻处理后的相互平行的多个由栅极材料条和蚀刻阻挡条构成的叠层结构的平面图和截面图(沿图5B中的虚线切取)；图5D是示出第二光刻处理后的抗蚀剂图案的平面图；图5E和图5F分别是示出第二蚀刻处理后的所述多个叠层结构的平面图和截面图(沿图5E中的虚线切取)；图5G是示出第三光刻处理后的具有相互平行的多个开口的抗蚀剂图案的平面图；图5H和图5I分别是示出第三蚀刻处理后的交错排列的栅极图案的平面图和截面图(沿图5H中的虚线切取)。
图6示意性地示出根据本发明第二实施例的形成栅极图案的方法的流程图。
图7A～7K是示意性地示出根据本发明第二实施例的形成栅极图案的方法中的各步骤的平面图和截面图。其中，图7A是示出第一光刻处理后的具有相互平行的多个开口的抗蚀剂图案的平面图；图7B和图7C分别是示出第一蚀刻处理后的相互平行的多个由硬掩模条和蚀刻阻挡条构成的叠层结构的平面图和截面图(沿图7B中的虚线切取)；图7D是示出第二光刻处理后的抗蚀剂图案的平面图；图7E和图7F分别是示出第二蚀刻处理后的所述多个叠层结构的平面图和截面图(沿图7E中的虚线切取)；图7G是示出第三光刻处理后的具有相互平行的多个开口的抗蚀剂图案的平面图；图7H和图7I分别是示出第三蚀刻处理后的交错排列的硬掩模图案的平面图和截面图(沿图7H中的虚线切取)；图7J和图7K分别是示出第四蚀刻处理后的交错排列的栅极图案的平面图和截面图(沿图7J中的虚线切取)。
从参照附图对示例性实施例的以下详细描述，本发明的目的、特征和优点将变得明显。
具体实施方式
下面参照附图详细描述本发明的示例性实施例。应注意，以下的描述在本质上仅是解释性的。除非另外特别说明，否则，在实施例中阐述的部件和步骤并不限制本发明的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。
第一实施例
在本发明的第一实施例中，为了形成交错排列的栅极图案，在衬底上的栅极材料层上形成有蚀刻阻挡层并事先在将形成间隙的位置之间选择性地留下蚀刻阻挡层，使得可以将同一条带区中的多个不连续的间隙作为一个连续延伸的间隙来一体地形成，从而将栅极修整图案从光刻较难实现的槽状变为光刻较易实现的线/间隔形状。这使得本发明的第一实施例的方法能够具有较大的光刻工艺窗口，并能够较好地控制栅极图案的形状和尺寸。
图4示意性地示出根据本发明第一实施例的形成栅极图案的方法的流程图。图5A～5I是示意性地示出根据本发明第一实施例的形成栅极图案的方法中的各步骤的平面图和截面图。下面参照图4以及图5A～5I详细描述本发明的第一实施例。
首先，提供在衬底上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由栅极材料条和其上的蚀刻阻挡条构成。这例如可以通过图4中的步骤410～430获得。
具体而言，在图4的步骤410中，在衬底上的栅极材料层上依次形成蚀刻阻挡层和第一抗蚀剂层。衬底例如可以由硅制成，其上面可以具有很薄的栅氧化层(图中未示出)。栅极材料层例如可以由多晶硅制成，其厚度为
Figure BDA0000050619280000091
蚀刻阻挡层例如可以由硅氧化物制成，其厚度为
在图4的步骤420中，对第一抗蚀剂层进行第一光刻处理，以形成具有沿第一方向相互平行且连续延伸的多个开口的抗蚀剂图案510(参见图5A)。第一光刻处理是线/间隔类型的光刻处理，例如，线与间隔之比在1∶5至5∶1的范围内，并且节距(即，一条线与一条间隔所组成的最小重复单元的宽度)在20nm至200nm的范围内。第一光刻处理可以采用诸如干法光刻、浸没光刻、超紫外线(EUV，Extreme Ultra-Violet)光刻或电子束光刻等的光刻技术。
在图4的步骤430中，以抗蚀剂图案510为掩模，通过第一蚀刻处理，形成在衬底上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由栅极材料条560和其上的蚀刻阻挡条580构成(参见图5B～5C)。第一蚀刻处理例如是标准的高蚀刻选择比的干蚀刻处理，蚀刻阻挡层对栅极材料层的蚀刻选择比例如在1∶10至1∶200的范围内。
顺便提及的是，在第一蚀刻处理后，可以在同一个蚀刻室中将抗蚀剂图案510灰化掉。所述灰化例如可以采用基于O2气体的标准工艺。这同样可以适用于以下的蚀刻步骤。
顺便提及的是，可以使用填平剂(例如BARC等)将第一蚀刻处理后形成的图案的中间填平，在下一次蚀刻后将填平剂灰化去掉，并在再下一次光刻前重新将图案的中间填平(图中未示出)。
接着，在图4的步骤440中，在包含叠层结构的衬底上形成第二抗蚀剂层。
在图4的步骤450中，对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区520，各第二抗蚀剂区520各自位于跨过栅极条而相邻的将形成的间隙之间(参见图5D)。这里的条带区指的是如上所述的将栅极条断开的间隙所位于的区域。第二光刻处理可以采用诸如干法光刻、浸没光刻、EUV光刻或电子束光刻等的光刻技术。另外，对第二抗蚀剂区520的形状没有特别的限制，其例如可以是正方形、长方形、圆形和椭圆形之中的任一种。图5D中示出的第二抗蚀剂区520的形状为圆形。相对而言，第二抗蚀剂区520的沿第一方向(平行于栅极条的方向)的尺寸H2不是关键的，例如可以为10nm～500nm，基本上只要不覆盖将形成间隙的区域即可；而其沿第二方向(基本上垂直于栅极条的方向)的尺寸W2是关键的，例如为线/间隔类型的第一光刻处理中的间隔的宽度的1/10～15/10(例如，在蚀刻期间，可对第二抗蚀剂区520进行修整以使其关键尺寸缩小，从而使得第二抗蚀剂区520不覆盖将形成间隙的区域)。另外，对第二抗蚀剂区520的大小没有特别的限制，只要第二抗蚀剂区520与各栅极材料条560或蚀刻阻挡条580重叠的部分的在第一方向上的最小长度范围至少包括第二方向同一条直线上的将形成的间隙的在第一方向上的长度范围即可(即只要第二抗蚀剂区520能够覆盖各条带区中不需要在栅极材料条560中形成间隙的位置处即可)。另外，对第二抗蚀剂区520所跨过的栅极条数量没有特别的限制，其例如可以为1至5，这主要取决于所希望的栅极图案。图5D中示出的第二抗蚀剂区520所跨过的栅极条数量为2。
在图4的步骤460中，以第二抗蚀剂区520为掩模，通过第二蚀刻处理，选择性地去除叠层结构中的蚀刻阻挡条580(参见图5E～5F)。通过第二蚀刻处理，在栅极条中将形成间隙的位置之间选择性地留下蚀刻阻挡条580，并在包括栅极条中将形成间隙的位置的区域选择性地去除蚀刻阻挡条580，以露出其下的栅极材料条560。第二蚀刻处理例如是标准的高蚀刻选择比的干蚀刻处理，栅极材料条560对蚀刻阻挡条580的蚀刻选择比例如在1∶10至1∶50的范围内。
在图4的步骤470中，在经第二蚀刻处理后的衬底上形成第三抗蚀剂层。
在图4的步骤480中，对第三抗蚀剂层进行第三光刻处理，以形成具有沿第二方向相互平行且连续延伸的多个开口的抗蚀剂图案530(参见图5G)。要注意的是，抗蚀剂图案530在露出将形成间隙的位置处的栅极材料条560的同时，也露出了在第二方向的同一直线上将不形成间隙的位置处的栅极材料条560上的蚀刻阻挡条580。但是，由于将不形成间隙的位置处的栅极材料条560上存在第二蚀刻处理后留下的蚀刻阻挡条580，因此在下述的第三蚀刻处理中，能够仅在需要形成间隙的位置处将栅极材料条560蚀刻掉。第三光刻处理是线/间隔类型的光刻处理，例如，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。第三光刻处理可以采用诸如干法光刻、浸没光刻、EUV光刻或电子束光刻等的光刻技术。
在图4的步骤490中，以抗蚀剂图案530为掩模，通过第三蚀刻处理，在栅极材料条560中形成间隙，从而形成交错排列的栅极图案(参见图5H～5I)。第三蚀刻处理例如是标准的高蚀刻选择比的干蚀刻处理，蚀刻阻挡条580对栅极材料条560的蚀刻选择比例如在1∶10至1∶200的范围内。
根据本发明的第一实施例的方法，可以形成一种具有栅极图案的半导体装置。如图5H～5I所示，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开。所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙。其中，在所述跨过所述栅极条而相邻的所述间隙之间，在所述栅极条上形成有蚀刻阻挡条。
在根据本发明的第一实施例的方法获得交错排列的栅极图案之后，可选地，可以去除栅极条上留下的蚀刻阻挡条580。
另外，可选地，可以进一步将栅极条的材料替换为金属，以形成交错排列的金属栅极图案。
从以上可以看出，在本发明的第一实施例的三重构图技术中，由于引入了蚀刻阻挡层并事先在将形成间隙的位置之间选择性地留下蚀刻阻挡层，使得可以将同一条带区中的多个不连续的间隙作为一个连续延伸的间隙来一体地形成，从而将栅极修整图案从光刻较难实现的槽状变为光刻较易实现的线/间隔形状。这使得本发明的第一实施例的方法能够具有较大的光刻工艺窗口，并能够较好地控制栅极图案的形状和尺寸。
在现有的双重构图技术中，参见图2C和图3C，由于修整槽的尺寸(尤其是H1)很小，需要对其进行严格控制，导致修整槽的光刻工艺窗口很小。另外，图2C和图3C中的尺寸W1范围内的修整槽的形状很关键。例如，当由于修整槽光刻的工艺限制使得该形状不是所希望的长方形(例如角部明显变圆)时，会影响所得到的栅极图案的形状和尺寸，从而影响半导体装置的性能。并且，如果要将栅极的材料进一步替换为金属，则难以进行金属的填充。本发明的发明人研究发现，这种通过一次光刻形成修整槽从而对栅极条进行修整的工艺难以应用于先进半导体工艺。
相比之下，在本发明的第一实施例的三重构图技术中，通过采用蚀刻阻挡层并采用两次光刻来对栅极条进行修整，使得本发明的第一实施例的工艺能够具有较大的光刻工艺窗口(参见图5D中的H2)。另外，图5D中的尺寸W2范围内的第二抗蚀剂区520的形状并不是关键的，因为第二抗蚀剂区520只要能够覆盖下面的蚀刻阻挡条580和栅极材料条560从而保护它们不会被蚀刻掉即可，尺寸W2范围内的第二抗蚀剂区520的形状并不会影响所得到的栅极图案的形状和尺寸。并且，在其中的一次光刻处理(参见图5G)中，由于采用的是光刻较易实现的线/间隔类型，因此能够相对容易地进行光刻处理，并且能够较好地控制栅极图案的形状和尺寸(例如，所得到的栅极的角部不是尖锐的，而基本上是所希望的直角)，从而减小或基本上消除了对半导体装置的性能的不利影响。并且，如果要将栅极的材料进一步替换为金属，则金属的填充也变得相对容易。通过这里的教导，本领域技术人员很容易明白本发明的第一实施例的三重构图技术能够很好地应用于先进半导体工艺。
第二实施例
本发明的第二实施例与第一实施例的不同之处在于：在第二实施例中，在衬底上的栅极材料层上额外地形成硬掩模层，然后在硬掩模层上形成蚀刻阻挡层；并且，利用类似于第一实施例的方法先在硬掩模层中形成交错排列的图案后，再将所述图案转移到下面的栅极材料层。
图6示意性地示出根据本发明第二实施例的形成栅极图案的方法的流程图。图7A～7K是示意性地示出根据本发明第二实施例的形成栅极图案的方法中的各步骤的平面图和截面图。下面参照图6以及图7A～7K详细描述本发明的第二实施例。
首先，提供在衬底上的栅极材料层上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由硬掩模条和其上的蚀刻阻挡条构成。这例如可以通过图6中的步骤610～630获得。
具体而言，在图6的步骤610中，在衬底上的栅极材料层上依次形成硬掩模层、蚀刻阻挡层和第一抗蚀剂层。衬底例如可以由硅制成，其上面可以具有很薄的栅氧化层(图中未示出)。栅极材料层例如可以由多晶硅制成，其厚度为
Figure BDA0000050619280000131
硬掩模层例如可以由硅氧化物制成，其厚度为蚀刻阻挡层例如可以由硅氮化物制成，其厚度为
Figure BDA0000050619280000133
在图6的步骤620中，对第一抗蚀剂层进行第一光刻处理，以形成具有沿第一方向相互平行且连续延伸的多个开口的抗蚀剂图案710(参见图7A)。第一光刻处理是线/间隔类型的光刻处理，例如，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至200nm的范围内。第一光刻处理可以采用诸如干法光刻、浸没光刻、EUV光刻或电子束光刻等的光刻技术。
在图6的步骤630中，以抗蚀剂图案710为掩模，通过第一蚀刻处理，形成在衬底750上的栅极材料层760上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由硬掩模条770和其上的蚀刻阻挡条780构成(参见图7B～7C)。第一蚀刻处理例如是标准的高蚀刻选择比的干蚀刻处理，硬掩模层对蚀刻阻挡层的蚀刻选择比以及栅极材料层对硬掩模层的蚀刻选择比例如在1∶10至1∶50的范围内。
顺便提及的是，在第一蚀刻处理后，可以在同一个蚀刻室中将抗蚀剂图案710灰化掉。所述灰化例如可以采用基于O2气体的标准工艺。这同样可以适用于以下的蚀刻步骤。
顺便提及的是，可以使用填平剂(例如BARC等)将第一蚀刻处理后形成的图案的中间填平，在下一次蚀刻后将填平剂灰化去掉，并在再下一次光刻前重新将图案的中间填平(图中未示出)。
接着，在图6的步骤640中，在包含叠层结构的衬底上形成第二抗蚀剂层。
在图6的步骤650中，对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区720，各第二抗蚀剂区720各自位于跨过栅极条而相邻的将形成的间隙之间(参见图7D)。这里的条带区指的是如上所述的将栅极条断开的间隙所位于的区域。第二光刻处理可以采用诸如干法光刻、浸没光刻、EUV光刻或电子束光刻等的光刻技术。另外，对第二抗蚀剂区720的形状没有特别的限制，其例如可以是正方形、长方形、圆形和椭圆形之中的任一种。图7D中示出的第二抗蚀剂区720的形状为圆形。相对而言，第二抗蚀剂区720的沿第一方向(平行于栅极条的方向)的尺寸H2不是关键的，例如可以为10nm～500nm，基本上只要不覆盖将形成间隙的区域即可；而其沿第二方向(基本上垂直于栅极条的方向)的尺寸W2是关键的，例如为线/间隔类型的第一光刻处理中的间隔的宽度的1/10～15/10(例如，在蚀刻期间，可对第二抗蚀剂区720进行修整以使其关键尺寸缩小，从而使得第二抗蚀剂区720不覆盖将形成间隙的区域)。另外，对第二抗蚀剂区720的大小没有特别的限制，只要第二抗蚀剂区720与各硬掩模条770或蚀刻阻挡条780重叠的部分的在第一方向上的最小长度范围至少包括第二方向同一条直线上的将形成的间隙的在第一方向上的长度范围即可(即只要第二抗蚀剂区720能够覆盖各条带区中不需要在硬掩模条770中形成间隙的位置处即可)。另外，对第二抗蚀剂区720所跨过的栅极条数量没有特别的限制，其例如可以为1至5，这主要取决于所希望的栅极图案。图7D中示出的第二抗蚀剂区720所跨过的栅极条数量为2。
在图6的步骤660中，以第二抗蚀剂区720为掩模，通过第二蚀刻处理，选择性地去除叠层结构中的蚀刻阻挡条780(参见图7E～7F)。通过第二蚀刻处理，在硬掩模条中将形成间隙的位置之间选择性地留下蚀刻阻挡条780，并在包括硬掩模条中将形成间隙的位置的区域选择性地去除蚀刻阻挡条780，以露出其下的硬掩模条770。第二蚀刻处理例如是标准的干蚀刻处理，硬掩模条770对蚀刻阻挡条780的蚀刻选择比例如在1∶2至1∶50的范围内。
在图6的步骤670中，在经第二蚀刻处理后的衬底上形成第三抗蚀剂层。
在图6的步骤680中，对第三抗蚀剂层进行第三光刻处理，以形成具有沿第二方向相互平行且连续延伸的多个开口的抗蚀剂图案730(参见图7G)。要注意的是，抗蚀剂图案730在露出将形成间隙的位置处的硬掩模条770的同时，也露出了在第二方向的同一直线上将不形成间隙的位置处的硬掩模条770上的蚀刻阻挡条780。但是，由于将不形成间隙的位置处的硬掩模条770上存在第二蚀刻处理后留下的蚀刻阻挡条780，因此在下述的第三蚀刻处理中，能够仅在需要形成间隙的位置处将硬掩模条770蚀刻掉。第三光刻处理是线/间隔类型的光刻处理，例如，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。第三光刻处理可以采用诸如干法光刻、浸没光刻、EUV光刻或电子束光刻等的光刻技术。
在图6的步骤690中，以抗蚀剂图案730为掩模，通过第三蚀刻处理，在硬掩模条770中形成间隙，从而形成交错排列的硬掩模图案(参见图7H～7I)。第三蚀刻处理例如是标准的干蚀刻处理，蚀刻阻挡条780对硬掩模条770的蚀刻选择比例如在1∶50至1∶200的范围内。
在图6的步骤695中，以硬掩模图案为掩模，通过第四蚀刻处理，将交错排列的硬掩模图案转移到下面的栅极材料层，从而形成交错排列的栅极图案(参见图7J～7K)。第四蚀刻处理例如是标准的高蚀刻选择比的干蚀刻处理，硬掩模条770对栅极材料层760的蚀刻选择比例如在1∶10至1∶200的范围内。对于蚀刻阻挡条780没有蚀刻选择比的要求，因为蚀刻阻挡条780可以被全部消耗掉。
根据本发明的第二实施例的方法，可以形成一种具有栅极图案的半导体装置。如图7J～7K所示，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开。所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙。其中，在所述跨过所述栅极条而相邻的所述间隙之间，在所述栅极条上形成有蚀刻阻挡条。
在根据本发明的第二实施例的方法获得交错排列的栅极图案之后，可选地，可以去除栅极条上留下的硬掩模条770和蚀刻阻挡条780。
另外，可选地，可以进一步将栅极条的材料替换为金属，以形成交错排列的金属栅极图案。
通过以上的教导，本领域技术人员很容易明白本发明的第二实施例可以实现第一实施例的所有的有益技术效果。类似地，本发明的第二实施例的形成栅极图案的方法相比于现有技术的方法能够具有较大的光刻工艺窗口，能够较好地控制栅极图案的形状和尺寸，从而能够很好地应用于先进半导体工艺。
虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。对于本领域技术人员显然的是，可以在不背离本发明的范围和精神的条件下修改以上的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。

Claims (19)

1.一种形成栅极图案的方法，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙，其特征在于，所述方法包括以下步骤：
提供在衬底上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由栅极材料条和其上的蚀刻阻挡条构成；
在包含所述叠层结构的所述衬底上形成第二抗蚀剂层；
对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区，各第二抗蚀剂区各自位于跨过所述栅极条而相邻的将形成的所述间隙之间；
以第二抗蚀剂区为掩模，通过第二蚀刻处理，选择性地去除所述叠层结构中的蚀刻阻挡条；
在经第二蚀刻处理后的所述衬底上形成第三抗蚀剂层；
对第三抗蚀剂层进行第三光刻处理，以形成沿第二方向相互平行且连续延伸的多个开口；以及
以经第三光刻处理后的第三抗蚀剂层为掩模，通过第三蚀刻处理，形成所述间隙，从而形成所述栅极图案。
2.如权利要求1所述的形成栅极图案的方法，其特征在于，提供所述叠层结构的步骤进一步包括以下步骤：
在衬底上的栅极材料层上依次形成蚀刻阻挡层和第一抗蚀剂层；
对第一抗蚀剂层进行第一光刻处理，以形成沿第一方向相互平行且连续延伸的多个开口；以及
以经第一光刻处理后的第一抗蚀剂层为掩模，通过第一蚀刻处理，将所述蚀刻阻挡层和所述栅极材料层形成为所述叠层结构。
3.如权利要求1所述的形成栅极图案的方法，其特征在于，进一步包括以下步骤：
在形成所述栅极图案之后，将所述栅极条的材料替换为金属。
4.如权利要求2所述的形成栅极图案的方法，其特征在于，
第一光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至200nm的范围内；以及
第三光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。
5.如权利要求1所述的形成栅极图案的方法，其特征在于，
通过第二光刻处理获得的所述第二抗蚀剂区的形状是正方形、长方形、圆形和椭圆形之中的任一种。
6.如权利要求2所述的形成栅极图案的方法，其特征在于，
第一蚀刻处理、第二蚀刻处理和第三蚀刻处理是干蚀刻处理。
7.如权利要求6所述的形成栅极图案的方法，其特征在于，
第一蚀刻处理中蚀刻阻挡层对栅极材料层的蚀刻选择比在1∶10至1∶200的范围内；
第二蚀刻处理中栅极材料条对蚀刻阻挡条的蚀刻选择比在1∶10至1∶50的范围内；以及
第三蚀刻处理中蚀刻阻挡条对栅极材料条的蚀刻选择比在1∶10至1∶200的范围内。
8.如权利要求1所述的形成栅极图案的方法，其特征在于，
所述栅极材料条和所述蚀刻阻挡条的材料分别为多晶硅和硅氧化物。
9.如权利要求1所述的形成栅极图案的方法，其特征在于，
所述跨过所述栅极条而相邻的所述间隙之间的栅极条数量为1至5。
10.一种形成栅极图案的方法，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙，其特征在于，所述方法包括以下步骤：
提供在衬底上的栅极材料层上的沿第一方向相互平行且连续延伸的多个叠层结构，所述叠层结构由硬掩模条和其上的蚀刻阻挡条构成；
在包含所述叠层结构的所述衬底上形成第二抗蚀剂层；
对第二抗蚀剂层进行第二光刻处理以选择性地留下多个第二抗蚀剂区，各第二抗蚀剂区各自位于跨过所述栅极条而相邻的将形成的所述间隙之间；
以第二抗蚀剂区为掩模，通过第二蚀刻处理，选择性地去除所述叠层结构中的蚀刻阻挡条；
在经第二蚀刻处理后的所述衬底上形成第三抗蚀剂层；
对第三抗蚀剂层进行第三光刻处理，以形成沿第二方向相互平行且连续延伸的多个开口；
以经第三光刻处理后的第三抗蚀剂层为掩模，通过第三蚀刻处理，在所述硬掩模条中形成间隙；以及
以经第三蚀刻处理后的所述硬掩模条为掩模，通过第四蚀刻处理，形成所述栅极图案。
11.如权利要求10所述的形成栅极图案的方法，其特征在于，提供所述叠层结构的步骤进一步包括以下步骤：
在衬底上的栅极材料层上依次形成硬掩模层、蚀刻阻挡层和第一抗蚀剂层；
对第一抗蚀剂层进行第一光刻处理，以形成沿第一方向相互平行且连续延伸的多个开口；以及
以经第一光刻处理后的第一抗蚀剂层为掩模，通过第一蚀刻处理，将所述蚀刻阻挡层和所述硬掩模层形成为所述叠层结构。
12.如权利要求10所述的形成栅极图案的方法，其特征在于，进一步包括以下步骤：
在形成所述栅极图案之后，将所述栅极条的材料替换为金属。
13.如权利要求11所述的形成栅极图案的方法，其特征在于，
第一光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至200nm的范围内；以及
第三光刻处理是线/间隔类型的光刻处理，线与间隔之比在1∶5至5∶1的范围内，并且节距在20nm至2000nm的范围内。
14.如权利要求10所述的形成栅极图案的方法，其特征在于，
通过第二光刻处理获得的所述第二抗蚀剂区的形状是正方形、长方形、圆形和椭圆形之中的任一种。
15.如权利要求11所述的形成栅极图案的方法，其特征在于，
第一蚀刻处理、第二蚀刻处理、第三蚀刻处理和第四蚀刻处理是干蚀刻处理。
16.如权利要求15所述的形成栅极图案的方法，其特征在于，
第一蚀刻处理中硬掩模层对蚀刻阻挡层的蚀刻选择比与栅极材料层对硬掩模层的蚀刻选择比都在1∶10至1∶50的范围内；
第二蚀刻处理中硬掩模条对蚀刻阻挡条的蚀刻选择比在1∶2至1∶50的范围内；
第三蚀刻处理中蚀刻阻挡条对硬掩模条的蚀刻选择比在1∶50至1∶200的范围内；以及
第四蚀刻处理中硬掩模条对栅极材料层的蚀刻选择比在1∶10至1∶200的范围内。
17.如权利要求10所述的形成栅极图案的方法，其特征在于，
所述栅极材料层、所述硬掩模条和所述蚀刻阻挡条的材料分别为多晶硅、硅氧化物和硅氮化物。
18.如权利要求10所述的形成栅极图案的方法，其特征在于，
所述跨过所述栅极条而相邻的所述间隙之间的栅极条数量为1至5。
19.一种半导体装置，所述半导体装置具有栅极图案，所述栅极图案包含沿第一方向相互平行的多个栅极条，各栅极条被间隙断开，所述间隙位于沿基本垂直于第一方向的第二方向相互平行的多个条带区中，各条带区中存在跨过所述栅极条而相邻的所述间隙，其特征在于，
在所述跨过所述栅极条而相邻的所述间隙之间，在所述栅极条上形成有蚀刻阻挡条。
CN201110064415.1A 2011-03-17 2011-03-17 形成栅极图案的方法以及半导体装置 Active CN102683191B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110064415.1A CN102683191B (zh) 2011-03-17 2011-03-17 形成栅极图案的方法以及半导体装置
US13/240,637 US8741744B2 (en) 2011-03-17 2011-09-22 Method of forming a gate pattern and a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110064415.1A CN102683191B (zh) 2011-03-17 2011-03-17 形成栅极图案的方法以及半导体装置

Publications (2)

Publication Number Publication Date
CN102683191A true CN102683191A (zh) 2012-09-19
CN102683191B CN102683191B (zh) 2014-08-27

Family

ID=46814926

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110064415.1A Active CN102683191B (zh) 2011-03-17 2011-03-17 形成栅极图案的方法以及半导体装置

Country Status (2)

Country Link
US (1) US8741744B2 (zh)
CN (1) CN102683191B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347795A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 磁隧道结及其形成方法、磁性随机存储器及其形成方法
CN104425380A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 Cmos反相器栅极的形成方法
CN104425378A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 Cmos反相器的栅极的形成方法
CN104733295A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
CN107578987A (zh) * 2017-08-16 2018-01-12 上海华力微电子有限公司 一种栅极双重曝光图案化方法
CN110783263A (zh) * 2019-08-26 2020-02-11 上海新微技术研发中心有限公司 半导体结构的形成方法
CN111656283A (zh) * 2019-01-03 2020-09-11 京东方科技集团股份有限公司 模板制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8722541B2 (en) * 2012-03-15 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning method for semiconductor devices
JP6366412B2 (ja) * 2014-08-01 2018-08-01 キヤノン株式会社 パターン形成方法
US9472653B2 (en) 2014-11-26 2016-10-18 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235789A1 (en) * 2002-06-25 2003-12-25 Macronix International Co., Ltd. Photolithography process for Mask ROM coding
US20050164455A1 (en) * 2003-10-31 2005-07-28 Woo-Soon Jang Method of manufacturing a semiconductor device
CN101207037A (zh) * 2006-12-22 2008-06-25 海力士半导体有限公司 利用双重曝光技术在半导体器件中形成图案的方法
CN101621074A (zh) * 2008-07-04 2010-01-06 海力士半导体有限公司 半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235789A1 (en) * 2002-06-25 2003-12-25 Macronix International Co., Ltd. Photolithography process for Mask ROM coding
US20050164455A1 (en) * 2003-10-31 2005-07-28 Woo-Soon Jang Method of manufacturing a semiconductor device
CN101207037A (zh) * 2006-12-22 2008-06-25 海力士半导体有限公司 利用双重曝光技术在半导体器件中形成图案的方法
CN101621074A (zh) * 2008-07-04 2010-01-06 海力士半导体有限公司 半导体器件及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347795A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(上海)有限公司 磁隧道结及其形成方法、磁性随机存储器及其形成方法
CN104425378A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 Cmos反相器的栅极的形成方法
CN104425378B (zh) * 2013-09-04 2017-07-14 中芯国际集成电路制造(上海)有限公司 Cmos反相器的栅极的形成方法
CN104425380A (zh) * 2013-09-05 2015-03-18 中芯国际集成电路制造(上海)有限公司 Cmos反相器栅极的形成方法
CN104425380B (zh) * 2013-09-05 2017-09-26 中芯国际集成电路制造(上海)有限公司 Cmos反相器栅极的形成方法
CN104733295A (zh) * 2013-12-20 2015-06-24 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
CN104733295B (zh) * 2013-12-20 2017-10-03 中芯国际集成电路制造(上海)有限公司 栅极的形成方法
CN107578987A (zh) * 2017-08-16 2018-01-12 上海华力微电子有限公司 一种栅极双重曝光图案化方法
CN111656283A (zh) * 2019-01-03 2020-09-11 京东方科技集团股份有限公司 模板制备方法
CN110783263A (zh) * 2019-08-26 2020-02-11 上海新微技术研发中心有限公司 半导体结构的形成方法
CN110783263B (zh) * 2019-08-26 2022-12-16 上海新微技术研发中心有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US8741744B2 (en) 2014-06-03
CN102683191B (zh) 2014-08-27
US20120235243A1 (en) 2012-09-20

Similar Documents

Publication Publication Date Title
CN102683191B (zh) 形成栅极图案的方法以及半导体装置
KR101730709B1 (ko) 이중 패터닝을 사용한 자기-정렬 나노와이어 형성
US10020196B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
JP5432636B2 (ja) 半導体素子及び半導体素子のパターン形成方法
CN101393846B (zh) 形成半导体器件的图案的方法
US20060240361A1 (en) Method of forming small pitch pattern using double spacers
JP2010153872A (ja) 半導体素子及び半導体素子のパターン形成方法
US9224617B2 (en) Forming cross-coupled line segments
US9252022B1 (en) Patterning assist feature to mitigate reactive ion etch microloading effect
WO2017087066A1 (en) Methods of forming etch masks for sub-resolution substrate patterning
CN101292327A (zh) 形成间距倍增接点的方法
US20150311156A1 (en) Systems and methods to enhance passivation integrity
DE102014114485A1 (de) Halbleitervorrichtung und verfahren
US8389407B2 (en) Methods of patterning materials
US20090117742A1 (en) Method for fabricating fine pattern in semiconductor device
TW201834003A (zh) 單鰭片之自對準切割方法
JP2009212163A (ja) 半導体装置の製造方法
US7977248B2 (en) Double patterning with single hard mask
US7569477B2 (en) Method for fabricating fine pattern in semiconductor device
US10707198B2 (en) Patterning a target layer
CN110828466B (zh) 字线制作方法
US9786556B2 (en) Semiconductor device and method of manufacturing the semiconductor device
JP2007318065A (ja) フラッシュメモリ素子の製造方法
JP2005197707A (ja) 半導体素子のダミー層及びその製造方法
US20140110766A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant