CN102683177A - 一种制作半导体内建应力纳米线的方法 - Google Patents

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Abstract

本发明提供了一种制作内建应力纳米线的方法、制作半导体器件的方法、以及所述方法制作的NWFET半导体器件，本发明所述方法采用后栅工艺（Gate-last），在进行栅极区域刻蚀时，NWFET区域侧面已有SiO2层保护，这时栅极区域的NW受到的反向应力方向是水平方向的，从而有效解决了美国专利US2011/0104860A1中出现的问题，即避免了半导体纳米线反向内建应力不在水平方向的问题，从而避免了半导体纳米线中间部位可能发生的错位，甚至断裂问题。

Description

一种制作半导体内建应力纳米线的方法
技术领域
本发明涉及一种半导体器件的生产工艺，尤其涉及一种制作内建应力纳米线的方法、以及制作NWFET半导体器件的方法。
背景技术
当前，在先进半导体器件制造中引入应变工程非常普遍，对于沟道方向晶向为<110>的MOSFET，当沟道方向具有张应力时，可以有效增大NMOSFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PMOSFET的电流驱动能力。
同样道理，对于最先进的半导体纳米线场效应晶体管（Nanowire Field Effect Transistor，NWFET），如果在其纳米线长度方向（即沟道方向）引入应变工程，也将大大增大NWFET的电流驱动能力。如Masumi Saitoh等人在IEDM2010会议论文“Understanding of Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced Stress Memorization Technique for Performance Improvement”中报道了在针对<110>晶向NW-FET中引入应力工程后（采用应力记忆技术，SMT），电流驱动能力增大了58%。
美国专利US 2011/0104860 A1公开了一种内建应力半导体纳米线制备方法，它基于具有埋氧层的半导体衬底（如SOI衬底），在半导体纳米线制备完成后，沉积一层应变薄膜层（压应变薄膜层或者张应变薄膜层），如应变氮化硅层。如果需要最终的半导体纳米线中沿长度方向（即NWFET沟道方向）具有张应力，则先沉积一层具有压应变的薄膜层，在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的收缩作用，使得栅极区域（即沟道区域）的半导体纳米线具有张应力。在栅极工艺完成后，这种半导体纳米线长度方向（即NWFET沟道方向）的张应力就被固定在半导体纳米线中，后续压应变薄膜层去除后也不会使这种张应力消失。
如果需要最终的半导体纳米线中沿长度方向（即NWFET沟道方向）具有压应力，则先沉积一层具有张应变的薄膜层，在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的张力作用，使得栅极区域（即沟道区域）的半导体纳米线具有压应力。在栅极工艺完成后，这种半导体纳米线长度方向（即NWFET沟道方向）的压应力就被固定在半导体纳米线中，后续张应变薄膜层去除后也不会使这种压应力消失。
下面分析第一种状况，即最终的半导体纳米线中沿长度方向（即NWFET沟道方向）张应力状况：
如图15所示，该结构的半导体纳米线32C是与半导体衬垫（Pad）32A和32B相连，而半导体衬垫32A和32B又与绝缘基底22A和22B相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的压应变薄膜被刻蚀掉而只保留包裹在半导体衬垫32A和32B上的压应变薄膜，这时，受两边收缩应力作用，半导体纳米线32C所受到的力其实不是在水平方向的，而是如图中标出的水平向下一定角度的反向张应力。当半导体纳米线足够细时，这种不在水平方向的反向张应力可能会造成半导体纳米线中间部位发生错位，甚至断裂。
下面分析第二种状况，即最终的半导体纳米线中沿长度方向（即NWFET沟道方向）压应力状况：
如图16所示，该结构的半导体纳米线32C是与半导体衬垫（Pad）32A和32B相连，而半导体衬垫32A和32B又与绝缘基底22A和22B相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的张应变薄膜被刻蚀掉而只保留包裹在半导体衬垫32A和32B上的张应变薄膜，这时，受两边张应力作用，半导体纳米线32C所受到的力其实不是在水平方向的，而是如图中标出的水平向上一定角度的反向压应力。当半导体纳米线足够细时，这种不在水平方向的反向压应力可能会造成半导体纳米线中间部位发生错位，甚至断裂。
发明内容
本发明所要解决的是现有技术（如US2011/0104860A1）中半导体纳米线反向内建应力不在水平方向的问题。
本发明的目的是提供一种制作内建应力纳米线的方法、一种制作半导体器件的方法、以及上述方法制作的半导体器件，能够避免半导体纳米线反向内建应力不在水平方向的问题，从而避免了半导体纳米线中间部位可能发生的发生错位，甚至断裂问题。
本发明的第一个目的是提供一种制作半导体内建应力纳米线的方法，步骤包括：
步骤1，提供半导体衬底，所述半导体衬底包括位于顶层的半导体层（如硅层）和顶层半导体层下方的埋氧层，顶层半导体层中含有杂质离子；
步骤2，在顶层半导体中确定半导体纳米线场效应晶体管制备区域，通过刻蚀制备所述半导体纳米线场效应晶体管区域，刻蚀至埋氧层，并刻蚀去除部分埋氧层，使刻蚀区域的埋氧层上表面低于半导体纳米线场效应晶体管区域埋氧层上表面；所述半导体纳米线场效应晶体管区域包括两端的源漏衬垫，以及连接两端的纳米线区域；
步骤3，去除纳米线区域下方的部分埋氧层，使纳米线区域与埋氧层分离；
步骤4，在纳米线区域制备半导体纳米线；
步骤5，顶层半导体表面以及埋氧层表面沉积应变薄膜；
步骤6，沉积二氧化硅，使顶层半导体层与埋氧层之间的空隙中填充二氧化硅。
接下来，即可用于制备栅极，并制成半导体器件。
本发明的第二个目的是提供一种制作NWFET半导体器件的方法，步骤包括：
步骤1，提供半导体衬底，所述半导体衬底包括位于顶层的半导体层（如硅层）和顶层半导体层下方的埋氧层，顶层半导体层中含有杂质离子；
步骤2，在顶层半导体中确定半导体纳米线场效应晶体管制备区域，通过刻蚀制备所述半导体纳米线场效应晶体管区域，刻蚀至埋氧层，并刻蚀去除部分埋氧层，使刻蚀区域的埋氧层上表面低于半导体纳米线场效应晶体管区域埋氧层上表面；所述半导体纳米线场效应晶体管区域包括两端的源漏衬垫，以及连接两端的纳米线区域；
步骤3，去除纳米线区域下方的部分埋氧层，是纳米线区域与埋氧层分离；
步骤4，在纳米线区域制备半导体纳米线；
步骤5，顶层半导体表面以及埋氧层表面沉积应变薄膜；
步骤6，沉积二氧化硅，使顶层半导体层与埋氧层之间的空隙中填充二氧化硅；
步骤7，确定栅极区，并刻蚀去除栅极区的应变薄膜，刻蚀至埋氧层，暴露出栅极区的纳米线；
步骤8，在暴露出的纳米线表面沉积栅氧层，然后在栅极区沉积栅极材料，形成栅极；
步骤9，去除剩余的填充二氧化硅和应变薄膜，沉积侧墙，然后进行源漏注入工艺、金属硅合金工艺以及接触孔制作工艺，将栅极、源极、漏极引出，制备半导体器件。
本发明的第三个方面是提供一种上述方法制作的NWFET半导体器件。
本发明上述内容中，所述硅衬底可以是任意SOI硅片。其中，埋氧层厚度优选为10~1000nm，顶层半导体层厚度优选为10~200nm。
本发明所述“顶层半导体层中包括杂质离子”，可以是通过离子注入、或顶层半导体层原始包括杂质离子来实现，其作为后续NWFET沟道掺杂离子。
本发明上述内容中，半导体纳米线截面形状可以是圆形、椭圆形，或横向或纵向跑道的形状。
本发明上述内容中，所述应变薄膜可以是本领域技术任意已知可用的任意材料，优选为氮化硅。
其中，所述应变薄膜可以是压应力薄膜，以满足后续纳米线长度方向（NWFET沟道方向）具有张应力。
其中，所述应变薄膜可以是张应力薄膜，以满足后续纳米线长度方向（NWFET沟道方向）具有压应力。
本发明上述内容中，所述栅氧层材料可以是本领域技术人员已知的任意可用的材料，如二氧化硅、SiON、Si3N4、高κ材料或上述物质的任意组合。
本发明上述内容中，所述高κ材料可以为HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、 Y2OxNy的一种或组合。
本发明上述内容中，所述栅极材料可以是本领域技术人员已知的任意可用材料，如多晶硅、无定型硅，金属或上述物质的任意组合。
本发明上述方法，以及所述方法制作的NWFET半导体器件，采用后栅工艺（Gate-last），在进行栅极区域刻蚀时，NWFET区域侧面已有SiO2层保护，这时栅极区域的NW 受到的反向应力方向是水平方向的，从而有效解决了美国专利US2011/0104860A1中出现的问题，即避免了半导体纳米线反向内建应力不在水平方向的问题，从而避免了半导体纳米线中间部位可能发生的发生错位，甚至断裂问题。
附图说明
图1~图13为本发明制作半导体纳米线以及半导体器件流程示意图，其中：
图1为半导体衬底结构示意图；
图2A为刻蚀制备半导体纳米线场效应晶体管（NWFET）区域剖面示意图；
图2B为刻蚀制备半导体纳米线场效应晶体管（NWFET）区域俯视示意图；
图3为步骤3中刻蚀去除部分埋氧层后剖面结构示意图；
图4为制备半导体纳米线剖面结构示意图；
图5为步骤5中沉积应变薄膜剖面结构示意图；
图6为步骤6中填充二氧化硅剖面结构示意图；
图7A为栅极区剖面结构示意图；
图7B为栅极区俯视结构示意图；
图8为栅氧工艺剖面图；
图9A为步骤8中沉积栅极材料后剖面视图；
图9B为步骤8中去除多余栅极材料后剖面视图；
图10为步骤9中去除剩余的填充二氧化硅和应变薄膜后剖面视图；
图11为制备侧墙剖面视图；
图12为金属硅合金工艺剖面视图；
图13为接触孔工艺后制备的半导体器件剖面视图；
图14为纳米线截面形状，其中图14A为圆形，图14B为横向跑道形状，图14C为纵向跑道形状；。
图15为现有技术中半导体纳米线中沿长度方向（即NWFET沟道方向）张应力状况；
图16为现有技术中半导体纳米线中沿长度方向（即NWFET沟道方向）压应力状况。
具体实施方式
实施例1
步骤1，
如图1所示，提供具有埋氧层的半导体衬底，优选地，衬底为SOI硅片，包括埋氧层1和顶层半导体层2（硅层）。
优选地，埋氧层厚度为10nm~1000nm，顶层半导体层厚度为10nm~200nm。
顶层半导体层2中原始包括杂质离子，作为后续NWFET的沟道掺杂离子。
步骤2
如图2A和图2B所示，在顶层半导体层2上确定半导体纳米线场效应晶体管（Nanowire FET，NWFET）的制备区域，在所述半导体纳米线场效应晶体管的制备区域上覆盖PR掩膜3，对顶层半导体层2进行光刻，覆盖有PR掩膜3的顶层半导体层2形成半导体纳米线场效应晶体管的制备区域，所述半导体纳米线场效应晶体管的制备区域两端分别为源区衬垫31、和漏区衬垫32，中间为连接源区衬垫31和漏区衬垫32的纳米线区30。
所述光刻一直刻蚀至埋氧层1，并且刻蚀除去部分埋氧层1，使半导体纳米线场效应晶体管的制备区域埋氧层上表面高于周围埋氧层上表面。
步骤3
如图3所示，去除PR掩膜，然后湿法刻蚀去除纳米线区30下方的部分埋氧层1，使得顶层半导体层2在纳米线区30下方存在空洞层10，但应当理解的是，源区衬垫31和漏区衬垫32应当与埋氧层相连。
步骤4
通过热氧化工艺、以及湿法除去顶层半导体层表面的氧化层，制备出半导体纳米线20，如图4所示。
根据半导体纳米线区域刻蚀宽度和厚度的不同，半导体纳米线20的截面可以是圆形（图14A）、横向跑道（图14B）或纵向跑道（图14C）等形状。
步骤5
参照图5，在纳米线20表面、源区衬垫31表面、漏区衬垫32表面、以及埋氧层1上表面沉积应变薄膜4（如氮化硅），其中，如需要后续半导体纳米线长度方向（NWFET沟道方向）具有张应力，则沉积压应变薄膜，如需要后续半导体纳米线长度方向（NWFET沟道方向）具有压应力，则沉积张应变薄膜。
步骤6
参照图6，沉积二氧化硅层5，使顶层半导体层（纳米线20）下方的空洞层10被二氧化硅填充。
接下来，制备栅极、并进一步制备NWFET半导体器件。
实施例2
步骤1，
如图1所示，提供具有埋氧层的半导体衬底，优选地，衬底为SOI硅片，包括埋氧层1和顶层半导体层2（硅层）。
优选地，埋氧层厚度为10nm~1000nm，顶层半导体层厚度为10nm~200nm。
顶层半导体层2中通过离子注入，使其包括杂质离子，作为后续NWFET的沟道掺杂离子。
步骤2
在顶层半导体层2上确定半导体纳米线场效应晶体管（Nanowire FET，NWFET）的制备区域，在所述半导体纳米线场效应晶体管的制备区域上覆盖硬掩膜，对顶层半导体层2进行刻蚀，覆盖有硬掩膜的顶层半导体层2形成半导体纳米线场效应晶体管的制备区域，所述半导体纳米线场效应晶体管的制备区域两端分别为源区衬垫31、和漏区衬垫32，中间为连接源区衬垫31和漏区衬垫32的纳米线区30。
所述刻蚀工艺一直刻蚀至埋氧层1，并且刻蚀除去部分埋氧层1，使半导体纳米线场效应晶体管的制备区域埋氧层上表面高于周围埋氧层上表面。
步骤3
如图3所示，去除硬掩膜，然后湿法刻蚀去除纳米线区30下方的部分埋氧层1，使得顶层半导体层2在纳米线区30下方存在空洞层10，但应当理解的是，源区衬垫31和漏区衬垫32应当与埋氧层相连。
步骤4
通过热氧化工艺、以及湿法除去顶层半导体层表面的氧化层，制备出半导体纳米线20，如图4所示。
根据半导体纳米线区域刻蚀宽度和厚度的不同，半导体纳米线20的截面可以是圆形（图14A）、横向跑道（图14B）或纵向跑道（图14C）等形状。
步骤5
参照图5，在纳米线20表面、源区衬垫31表面、漏区衬垫32表面、以及埋氧层1上表面沉积应变薄膜4（如氮化硅），其中，如需要后续半导体纳米线长度方向（NWFET沟道方向）具有张应力，则沉积压应变薄膜，如需要后续半导体纳米线长度方向（NWFET沟道方向）具有压应力，则沉积张应变薄膜。
步骤6
参照图6，沉积二氧化硅层5，使顶层半导体层（纳米线20）下方的空洞层10被二氧化硅填充。
步骤7
确定栅极区，本领域技术人员可以得知，栅极区可以是跨过纳米线20，如图7A、7B所示，通过光刻刻蚀（可以采用PR mask，也可以采用Hard mask）工艺将NWFET的栅极区域刻蚀出来，将该区域内的应变薄膜层刻蚀掉，并且一直刻蚀到埋氧层为止。这时，如果原应变薄膜层为压应变特性，由于源漏Pad区域应变薄膜层的收缩作用，栅极区域的NW就具有张应力；而如果原应变薄膜层为张应变特性，由于源漏Pad区域应变薄膜层的张力作用，栅极区域的NW就具有压应力。同时，由剖面图可知，由于NWFET区域侧面已有SiO2层保护，这时栅极区域的NW 受到的反向应力方向是水平方向的，从而有效解决了美国专利US2011/0104860A1的问题。
步骤8
进行栅氧工艺，在纳米线外表面形成栅氧层61，可以通过热氧化或者沉积工艺制备SiO2或者SiON或者Si3N4或者通过沉积工艺制备高κ栅氧层或者其组合的栅氧层，其中，通过沉积工艺制备的高κ栅氧层可以为HfO2、ZrO2, La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy的一种或组合。如图8所示。
然后在栅极区沉积栅极材料62，如图9A所示，栅极材料可以为多晶硅、无定形硅、金属或者其组合。
去除多余的栅极材料去除，形成栅极6，如图9B所示。
步骤9
参照图10，湿法去除表面及原空洞层中填充的SiO2，再湿法去除剩余的应变薄膜层，这时由于栅氧层工艺和栅极工艺已完成，半导体纳米线中的应力被保留在半导体纳米线长度方向（即NWFET沟道方向）而不会因为应变薄膜层的去除而消失。
然后沉积栅极侧墙层，自对准刻蚀制备栅极侧墙7，如图11所示，并进行源漏区注入工艺。
最后，参照图12，在栅极两侧进行金属硅合金工艺（Silicide），然后在栅极、源区以及漏区上方制备接触孔9，将NWFET源、漏、栅极引出，从而得到NWFET半导体器件，如图13所示。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims (8)

1.一种制作半导体内建应力纳米线的方法，其特征在于，步骤包括：
步骤1，提供半导体衬底，所述半导体衬底包括位于顶层的半导体层和顶层半导体层下方的埋氧层，顶层半导体层中含有杂质离子；
步骤2，在顶层半导体中确定半导体纳米线场效应晶体管制备区域，通过刻蚀制备所述半导体纳米线场效应晶体管区域，刻蚀至埋氧层，并刻蚀去除部分埋氧层，使刻蚀区域的埋氧层上表面低于半导体纳米线场效应晶体管区域埋氧层上表面；所述半导体纳米线场效应晶体管区域包括两端的源漏衬垫，以及连接两端的纳米线区域；
步骤3，去除纳米线区域下方的部分埋氧层，使纳米线区域与埋氧层分离；
步骤4，在纳米线区域制备半导体纳米线；
步骤5，顶层半导体表面以及埋氧层表面沉积应变薄膜；
步骤6，沉积二氧化硅，使顶层半导体层与埋氧层之间的空隙中填充二氧化硅。
2.根据权利要求1所述的方法，其特征在于，所述硅衬底中，埋氧层厚度为10~1000nm，顶层半导体层厚度为10~200nm。
3.根据权利要求1所述的方法，其特征在于，所述应变薄膜是压应力薄膜。
4.根据权利要求1所述的方法，其特征在于，所述应变薄膜是张应力薄膜。
5.一种制作NMFET半导体器件的方法，其特征在于，步骤包括：
步骤1，提供半导体衬底，所述半导体衬底包括位于顶层的半导体层和顶层半导体层下方的埋氧层，顶层半导体层中含有杂质离子；
步骤2，在顶层半导体中确定半导体纳米线场效应晶体管制备区域，通过刻蚀制备所述半导体纳米线场效应晶体管区域，刻蚀至埋氧层，并刻蚀去除部分埋氧层，使刻蚀区域的埋氧层上表面低于半导体纳米线场效应晶体管区域埋氧层上表面；所述半导体纳米线场效应晶体管区域包括两端的源漏衬垫，以及连接两端的纳米线区域；
步骤3，去除纳米线区域下方的部分埋氧层，使纳米线区域与埋氧层分离；
步骤4，在纳米线区域制备半导体纳米线；
步骤5，顶层半导体表面以及埋氧层表面沉积应变薄膜；
步骤6，沉积二氧化硅，使顶层半导体层与埋氧层之间的空隙中填充二氧化硅；
步骤7，确定栅极区，并刻蚀去除栅极区的应变薄膜，刻蚀至埋氧层，暴露出栅极区的纳米线；
步骤8，在暴露出的纳米线表面沉积栅氧层，然后在栅极区沉积栅极材料，形成栅极；
步骤9，去除剩余的填充二氧化硅和应变薄膜，沉积侧墙，然后进行源漏注入工艺、金属硅合金工艺以及接触孔制作工艺，将栅极、源极、漏极引出，制备半导体器件。
6.根据权利要求5所述的方法，其特征在于，所述栅氧层材料选自二氧化硅、SiON、Si3N4、或高κ材料，或上述物质的任意组合。
7.根据权利要求5所述的方法，其特征在于，所述栅极材料选自多晶硅、无定型硅，金属或上述物质的任意组合。
8.一种如权利要求5所述方法制作的NWFET半导体器件。
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CN105336687A (zh) * 2014-05-28 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
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