CN102655020A - 半导体存储装置 - Google Patents

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Abstract

本发明公开一种半导体存储装置的多个实施例。在一个示例性实施例中，半导体存储装置可以包括：页尺寸控制单元，被配置为基于页尺寸控制信号而产生具有与多个行选择信号中的一个或多个列选择信号中的一个相对应的电平的第一和第二块使能信号；第一页块，被配置为响应于第一块使能信号而将由多个行选择信号选中的多个第一存储器单元使能，并通过多个列选择信号和选项列选择信号来激活从选中的多个第一存储器单元中选择的存储器单元的数据存取；和第二页块，被配置为响应于第二块使能信号而将由多个行选择信号选中的多个第二存储器单元使能，并通过多个列选择信号和选项列选择信号来激活从选中的多个第二存储器单元中选择的存储器单元的数据存取。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2011年3月4日向韩国知识产权局提交的韩国专利申请No.10-2011-0019324的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及一种半导体存储装置。具体而言，某些实施例涉及通过控制页尺寸来实现数据存取的技术。
背景技术
在半导体存储装置中，根据比特组织(bit organization)的配置来决定同时输出的数据的比特数。通常，将半导体存储装置设计成可以灵活地选择多种比特组织，例如X4、X8、X16和X32。例如，在将半导体存储装置设计成与多种比特组织相兼容之后，将设置熔丝切断，并选择性地连接键合线以选择比特组织。
出于说明的目的，以下将说明这样一种半导体装置，所述半导体装置具有4Gb的储存容量和从外部供应的总共16比特的地址，且所述半导体装置是采用地址多路复用方案来配置的，在所述地址多路复用方案中连同各个命令一起顺序地供应行地址和列地址。
以上述方式配置的半导体存储装置通过16比特的行地址和10比特的列地址而可以对页尺寸为1K的存储器单元进行存取。此时，当半导体存储装置的储存容量增加至8Gb时，由于行地址的比特数限制为16，因此要增加列地址的比特数以对存储器单元进行存取。
另外，当比特组织改变时，指定额外的列地址以对存储器单元进行存取。由于储存容量增加至8Gb但行地址的比特数并未增加，因此半导体存储装置对页尺寸为2K的存储器单元进行存取，这造成电流消耗相比于对页尺寸为1K的存储器单元进行存取时的电流消耗更多。
发明内容
因此，需要一种能够克服上述的一个或更多个问题或缺点的改进的半导体存储装置。例如，根据各个示例性方面，本发明可以提供一种能够自由变换页尺寸的半导体存储装置。此外，一些示例性方面可以提供一种能够根据比特组织来控制数据存取的半导体存储装置。
虽然本发明可以克服上述问题或缺点中的一个或多个，但是应当理解的是，本发明的一些方面可能并不必克服这些问题或缺点中的一个或更多个。
在以下的描述中，某些方面和实施例将变得清楚。应当理解的是，这些方面和实施例仅是示例性的，并且广义上而言，即便在不具备这些方面和实施例中的一个或多个特征的条件下也能实施本发明。
为了实现这些优点并根据本发明的目的，如此处所实施且概括性描述的，本发明的一个方面可以提供一种半导体存储装置，包括：行选择信号发生单元，所述行选择信号发生单元被配置为响应于激活脉冲信号而输出行地址作为多个行选择信号；列控制单元，所述列控制单元被配置为基于页尺寸控制信号而选择性地指定并输出列地址的第一或第二列地址比特信号作为比特组织控制信号；列选择信号发生单元，所述列选择信号发生单元被配置为响应于列脉冲信号而输出列地址作为多个列选择信号，且输出比特组织控制信号作为选项列选择信号；页尺寸控制单元，所述页尺寸控制单元被配置为基于页尺寸控制信号而产生第一和第二块使能信号，所述第一和第二块使能信号具有与所述多个行选择信号中的一个或所述多个列选择信号中的一个相对应的电平；第一页块，所述第一页块被配置为响应于第一块使能信号而将所述多个行选择信号所选中的多个第一存储器单元使能，并通过所述多个列选择信号和选项列选择信号来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取；以及第二页块，所述第二页块被配置为响应于第二块使能信号而将所述多个行选择信号选中的多个第二存储器单元使能，并通过所述多个列选择信号和选项列选择信号来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。
根据另一个示例性方面，一种半导体存储装置可以包括：页尺寸控制单元，所述页尺寸控制单元被配置为基于页尺寸控制信号而产生具有与多个行选择信号中的一个或多个列选择信号中的一个相对应的电平的第一和第二块使能信号；第一页块，所述第一页块被配置为响应于第一块使能信号而将由所述多个行选择信号所选中的多个第一存储器单元使能，并通过所述多个列选择信号和选项列选择信号来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取；以及第二页块，所述第二页块被配置为响应于第二块使能信号而将由所述多个行选择信号所选中的多个第二存储器单元使能，并通过所述多个列选择信号和选项列选择信号来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。
本发明的其它的目的和优点的一部分将在以下的描述中阐明，一部分将从描述中显然地得出，或者可以通过实践本发明而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和优点。
应当理解的是，前述的概括性的描述和以下的详细描述都仅仅是示例性和说明性的，并非如权利要求那样限制本发明。
附图说明
包含在本说明书中并构成本说明书一部分的附图示出符合本发明的多个实施例，并且附图和说明书一起用于解释本发明的原理。
图1是根据一个示例性实施例的半导体存储装置的配置的示意图。
图2是说明图1的列控制单元的一个示例性配置的电路图。
图3是说明图1的页尺寸控制单元的一个示例性配置的电路图。
具体实施方式
现在将详细参考符合本发明的半导体存储装置的示例性实施例，附图中图示了本发明的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。
图1是说明根据一个示例性实施例的半导体存储装置的配置的示意图。为了清楚解释起见，图1的半导体存储装置仅示出与本发明的技术思想相关的部件。因此，本发明的半导体存储装置可以额外地包括图1中未示出的一个或更多个部件。另外，在一些示例性实施例中，可以根据半导体存储装置的具体配置而省略图1所示的一个或更多个部件。
参见图1，半导体存储装置可以包括信号输入单元100、熔丝单元200、行选择信号发生单元300、页尺寸控制单元400、列控制单元500、列选择信号发生单元600和存储块700。可以独立地设置存储块700和页尺寸控制单元400。在一些示例性实施例中，可以根据半导体装置所需的配置将页尺寸控制单元400包括在存储块700的每个存储体(bank)中。
信号输入单元100可以包括行/列地址输入部110、存储体地址输入部120、命令输入部130和内部命令发生部140。
存储块700可以包括存储器单元阵列(未示出)，并且存储块700被划分成多个存储体。但是，在此示例性实施例中，仅代表性地示出了存储体BANK0中所包括的第一和第二页块710和720。作为参考，1K页尺寸可以是指由一个行选择信号所选中的存储器单元(未示出)的数量。因此，当行选择信号选中第一页块710时，1K个存储器单元受到控制。另外，当行选择信号选中第二页块720时，1K个存储器单元受到控制。
以下将描述以此方式配置的半导体存储装置的详细配置和主要操作。
行/列地址输入部110可以被配置为在时钟信号ICLK的控制下缓冲并储存外部行地址ADD<0:15>和外部列地址ADD<2:9>、ADD<11>和ADD<13>，并输出所储存的信号作为行地址TLA<0:15>和列地址TLA<2:9>、TLA<11>和TLA<13>。
可以顺序地输入外部行地址ADD<0:15>和外部列地址ADD<2:9>、ADD<11>和ADD<13>。例如，利用地址多路复用方案来输入外部行地址ADD<0:15>和外部列地址ADD<2:9>、ADD<11>和ADD<13>。另外，虽然图1中未示出，但行地址和列地址可以被储存在多个锁存器中。
存储体地址输入部120可以被配置为在时钟信号ICLK的控制下缓冲并储存外部存储体地址BA<0:2>，并输出所储存的信号作为存储体地址TLBA<0:2>。存储块700的存储器单元阵列可以被划分成多个存储体，存储体地址TLBA<0:2>可以选中这些存储体中的任何一个，从而可以对选中的存储体中的存储器单元的数据进行存取。
命令输入部130可以被配置为在时钟信号ICLK的控制下缓冲并储存多个外部命令信号/RAS、/CAS、/WE和/CS<0:2>，并输出所储存的信号作为多个命令信号IRAS、ICAS、IWE以及ICS<0:2>。
外部命令信号/CS<2>可以被用作芯片选择信号或外部行地址比特信号。例如，在即便将外部信号/CS<2>指定作为芯片选择信号但外部命令信号/CS<2>却并未被用作芯片选择信号时，仍可以将外部命令信号/CS<2>用作外部行地址比特信号。因此，当外部命令信号/CS<2>被用作外部行地址比特信号时，可以对既存的行地址TLA<0:15>加入一个行地址比特信号，因此可以使用17比特的行地址TLA<0:16>。
内部命令发生部140可以被配置为将所述多个命令信号IRAS、ICAS、IWE和ICS<0:2>译码，并输出译码的信号作为内部命令ACTP和CASP。
在此示例性实施例中，内部命令可以包括激活脉冲信号ACTP和列脉冲信号CASP。激活脉冲信号ACTP是用于指示激活操作的信号，而列脉冲信号CASP是用于指示数据读取/写入操作的信号。也就是说，激活脉冲信号ACTP为行区域的控制信号，而列脉冲信号CASP为列区域的控制信号。
熔丝单元200可以被配置为根据熔丝的电状态来控制并输出页尺寸控制信号PAGE_2K的电平。例如，当页尺寸控制信号PAGE_2K处于第一电平(例如高电平)时，其可以指示要控制存取具有2K页尺寸的存储器单元。当页尺寸控制信号PAGE_2K处于第二电平(例如低电平)时，其可以指示要控制存取具有1K页尺寸的存储器单元。
在一个示例性实施例中，可以利用在模式寄存器组(MRS，mode register set)中所设置的信号来产生页尺寸控制信号PAGE_2K。
行选择信号发生单元300可以被配置为响应于激活脉冲信号ACTP而输出行地址TLA<0:16>作为多个行选择信号XADD<0:16>。例如，行选择信号发生单元300可以在当激活脉冲信号ACTP脉冲为高电平时输出所述多个行选择信号XADD<0:16>。
另外，行选择信号发生单元300可以将存储体地址TLBA<0:2>译码，并输出多个行存储体选择信号RACTV<0:7>。在此示例性实施例中，仅代表性地说明第一存储体BANK0被选中的情况。因此，第一行存储体选择信号RACTV<0>被激活。
列控制单元500可以被配置为在页尺寸控制信号PAGE_2K的控制下选择性地指定并输出列地址TLA<2:9>、TLA<11>和TLA<13>中的第一或第二列地址比特信号TLA<11>或TLA<13>作为比特组织控制信号TLA_X4。
图2是说明图1所示的列控制单元的一个示例性实施例的电路图。如图中所示，列控制单元500可以包括逻辑部NAND1、NAND2和NAND3，所述逻辑部NAND1、NAND2和NAND3被配置为将页尺寸控制信号PAGE_2K、第一列地址比特信号TLA<11>和第二列地址比特信号TLA<13>进行逻辑组合，并输出组合的信号作为比特组织控制信号TLA_X4。
例如，所述逻辑部可以包括第一与非部NAND1、第二与非部NAND2以及第三与非部NAND3。第一与非部NAND1被配置为接收页尺寸控制信号PAGE_2K和第二列地址比特信号TLA<13>。第二与非部NAND2被配置为接收页尺寸控制信号PAGE 2K的反相信号PAGE_2KB和第一列地址比特信号TLA<11>。第三与非部NAND3被配置为接收第一与非部NAND1的输出信号和第二与非部NAND2的输出信号，并输出比特组织控制信号TLA_X4。
当页尺寸控制信号PAGE_2K处于低电平时(例如当要存取具有1K存储尺寸的存储器单元时)，列控制单元500输出第二列地址比特信号TLA<13>作为比特组织控制信号TLA_X4。
参见图1，列选择信号发生单元600可以被配置为响应于列脉冲信号CASP而输出列地址TLA<2:9>和TLA<11>作为多个列选择信号YADD<2:9>和YADD<11>。
另外，列选择信号发生单元600可以被配置为从列控制单元500接收比特组织控制信号TLA_X4，并将比特组织控制信号TLA_X4输出作为选项列选择信号YADD_X4。例如，当列脉冲信号CASP脉冲为高电平时，列选择信号发生单元600输出所述多个列选择信号YADD<2:9>和YADD<11>、以及选项列选择信号YADD_X4。列选择信号发生单元600还可以将存储体地址TLBA<0:2>译码，并输出多个列存储体选择信号CACTV<0:7>。在此示例性实施例中，仅代表性地说明第一存储体BANK0被选中的情况。因此，第一列存储体选择信号CACTV<0>被激活。
列选择信号发生单元600可以被配置为输出除了最高有效比特信号TLA<13>之外的列地址TLA<2:9>和TLA<11>作为所述多个列选择信号YADD<2:9>和YADD<11>，并输出比特组织控制信号TLA_X4作为选项列选择信号YADD_X4。
页尺寸控制单元400可以被配置为在页尺寸控制信号PAGE_2K的控制下产生具有与所述多个行选择信号XADD<0:16>中的任何一个行选择信号XADD<16>相对应的电平的第一和第二块使能信号UP_EN和DN_EN。替代地，页尺寸控制单元400可以被配置为在页尺寸控制信号PAGE_2K的控制下产生具有与所述多个列选择信号YADD<2:9>和YADD<11>中的任何一个列选择信号YADD<11>相对应的电平的第一和第二块使能信号UP_EN和DN_EN。在此，此处所使用的第一和第二块使能信号UP_EN和DN_EN可以被定义成是具有相反电平的信号。
选自所述多个行选择信号XADD<0:16>的一个行选择信号XADD<16>可以是与行地址TLA<0:16>中的最高有效行地址比特信号TLA<16>相对应的信号。同样地，选自所述多个列选择信号YADD<2:9>和YADD<11>中的一个列选择信号YADD<11>可以是与列地址TLA<2:9>、TLA<11>和TLA<13>中相邻于最高有效列地址比特信号TLA<13>的列地址比特信号TLA<11>相对应的信号。
图3是说明图1的页尺寸控制单元的一个示例性实施例的电路图。如图所示，页尺寸控制单元400可以包括第一逻辑部410、第二逻辑部420和第三逻辑部430。
第一逻辑部410可以被配置为响应于激活脉冲信号ACTP而选择性地输出行选择信号XADD<16>。例如，行选择信号XADD<16>被输入至第一逻辑部410的第一传输门TG1并被选择性地输出。第一传输门TG1被配置为根据第一与门AND1的输出信号的控制而导通/截止，所述第一与门AND1被配置为接收激活脉冲信号ACTP和第一行存储体选择信号RACTV<0>。
第二逻辑部420可以被配置为响应于列脉冲信号CASP而选择性地输出从第一逻辑部410输出的信号UP_LATCH。例如，从第一逻辑部410输出的信号UP_LATCH被输入至第二逻辑部420的第二传输门TG2，并被选择性地输出。第二传输门TG2被配置为根据第二与门AND2的输出信号的控制而导通/截止，所述第二与门AND2被配置为接收列脉冲信号CASP和第一列存储体选择信号CACTV<0>。
第三逻辑部430可以被配置为在页尺寸控制信号PAGE_2K的控制下选择性地输出从第二逻辑部420输出的信号或列选择信号YADD<11>作为第一和第二块使能信号UP_EN和DN_EN。在此，第一和第二块使能信号UP_EN和DN_EN可以被输出为具有相反的电平。
第三逻辑部430利用多个与非门NAND1、NAND2和NAND3以及多个反相器INV3和INV4而对页尺寸控制信号PAGE_2K、列选择信号YADD<11>和第二逻辑部420的输出信号进行逻辑组合，然后输出组合的信号作为第一和第二块使能信号UP_EN和DN_EN。
例如，当页尺寸控制信号PAGE_2K处于低电平、且激活操作期间的存储体信息与读取/写入操作期间的存储体信息相同(例如第一行存储体选择信号RACTV<0>与第一列存储体选择信号CACTV<0>相同)时，页尺寸控制单元400利用行选择信号XADD<16>来产生第一块使能信号UP_EN和第二块使能信号DN_EN。
另外，当页尺寸控制信号PAGE_2K处于高电平时，页尺寸控制单元400利用列选择信号YADD<11>来产生第一块使能信号UP_EN和第二块使能信号DN_EN。
当页尺寸控制信号PAGE_2K处于第一电平(例如处于高电平)时，页尺寸控制单元400产生具有与列选择信号YADD<11>相对应的电平的第一和第二块使能信号UP_EN和DN_EN，从而对具有2K页尺寸的存储器单元进行存取。
当页尺寸控制信号PAGE_2K处于第二电平(例如处于低电平)时，页尺寸控制单元400产生具有与行选择信号XADD<16>的电平相对应的第一和第二块信号UP_EN和DN_EN，从而对具有1K页尺寸的存储器单元进行存取。
在此，所述多个行选择信号XADD<0:16>中的一个行选择信号XADD<16>可以是与行地址TLA<0:16>的最高有效行地址比特信号TLA<16>相对应的信号。另外，所述多个列选择信号YADD<2:9>和YADD<11>中的一个列选择信号YADD<11>可以被定义为是与列地址TLA<2:9>、TLA<11>和TLA<13>中相邻于最高有效列地址比特信号TLA<13>的列地址比特信号TLA<11>相对应的信号。
如上所述，存储块700可以包括存储器单元阵列(未示出)，且被划分成多个存储体。但是，在所公开的实施例中，仅代表性地示出了一个存储体BANK0中所包括的一个第一页块710和一个第二页块720。作为参考，1K页尺寸可以是指由一个行选择信号选中的存储器单元的数量。因此，当行选择信号选中第一页块710时，1K个存储器单元受到控制。同样地，当行选择信号选中第二页块720时，1K个存储器单元受到控制。
第一页块710被配置为响应于第一块使能信号UP_EN而将由所述多个行选择信号XADD<0:15>所选中的多个第一存储器单元使能。第一页块710还被配置为通过所述多个列选择信号YADD<2:9>和YADD<11>以及选项列选择信号YADD_X4，来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取。
第二页块720被配置为响应于第二块使能信号DN_EN而将由所述多个行选择信号XADD<0:15>所选中的多个第二存储器单元使能。第二页块710还被配置为通过所述多个列选择信号YADD<2:9>和YADD<11>来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。
也就是说，当页尺寸控制信号PAGE_2K变为低电平时，第一和第二块使能信号UP_EN和DN_EN的信号电平由行选择信号XADD<16>来决定。因此，可以存取1K页的存储器单元的数据。此时，当比特组织为X4时，选项列选择信号YADD_X4具有与列选择信号YADD<11>相对应的电平。因此，由选项列选择信号YADD_X4来控制列存取。
另外，当页尺寸控制信号PAGE_2K变为高电平时，第一和第二块使能信号UP_EN和DN_EN的信号电平由列选择信号YADD<11>来决定。因此，可以存取2K页的存储器单元的数据。此时，当比特组织为X4时，选项列选择信号YADD_X4具有与列选择信号YADD<13>相对应的电平。因此，由选项列选择信号YADD_X4来控制列存取。
因此，符合本发明的半导体存储装置可以根据比特组织来自由地变换页尺寸并控制数据存取。
[表1]
Figure BSA00000586941400081
以上的表1示出当比特组织和半导体存储装置的页尺寸改变时所指定的行地址和列地址的比特数量。
行地址和列地址是连同各个命令一起利用地址多路复用方案被顺序地输入的。因此，在表1中，锁存在内部的行地址由“ROW_ADDR”表示，锁存在内部的列地址由“COL_ADDR”表示。
参见图1，当半导体存储装置的储存容量增加时，可以指定额外的行和列地址来改变页尺寸。此外，可以应对比特组织的变化。
在所公开的实施例中，描述了控制有限尺寸的页。在一些示例性实施例中，可以控制具有多种尺寸的页，并可以根据比特组织而指定额外的行地址比特信号和额外的列地址比特信号以控制页尺寸。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解描述的这些实施例仅是示例性的。因此，本文所述的半导体存储装置不应当限于描述的实施例。确切地说，本文所述的半导体存储装置应当仅根据所附权利要求并结合以上说明书和附图来限定。

Claims (28)

1.一种半导体存储装置，包括：
行选择信号发生单元，所述行选择信号发生单元被配置为响应于激活脉冲信号而输出行地址作为多个行选择信号；
列控制单元，所述列控制单元被配置为基于页尺寸控制信号而选择性地指定并输出列地址的第一或第二列地址比特信号作为比特组织控制信号；
列选择信号发生单元，所述列选择信号发生单元被配置为响应于列脉冲信号而输出所述列地址作为多个列选择信号，并输出所述比特组织控制信号作为选项列选择信号；
页尺寸控制单元，所述页尺寸控制单元被配置为基于所述页尺寸控制信号而产生第一和第二块使能信号，所述第一和第二块使能信号具有与所述多个行选择信号中的一个或所述多个列选择信号中的一个相对应的电平；
第一页块，所述第一页块被配置为响应于所述第一块使能信号而将由所述多个行选择信号所选中的多个第一存储器单元使能，并通过所述多个列选择信号和所述选项列选择信号来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取；以及
第二页块，所述第二页块被配置为响应于所述第二块使能信号而将由所述多个行选择信号所选中的多个第二存储器单元使能，并通过所述多个列选择信号和所述选项列选择信号来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。
2.如权利要求1所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与所述行地址的最高有效行地址比特信号相对应的行选择信号。
3.如权利要求1所述的半导体存储装置，其中，所述多个列选择信号中的所述一个包括与所述列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。
4.如权利要求1所述的半导体存储装置，其中，由所述列选择信号发生单元输出的所述列地址不包括最高有效列地址比特信号。
5.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第一电平时产生具有与所述多个列选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
6.如权利要求5所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第二电平时产生具有与所述多个行选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
7.如权利要求6所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与所述行地址的最高有效行地址比特信号相对应的行选择信号，所述多个列选择信号中的所述一个包括与所述列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。
8.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制单元包括：
第一逻辑部，所述第一逻辑部被配置为响应于所述激活脉冲信号而选择性地输出所述多个行选择信号中的所述一个；
第二逻辑部，所述第二逻辑部被配置为响应于所述列脉冲信号而选择性地输出从所述第一逻辑部输出的信号；以及
第三逻辑部，所述第三逻辑部被配置为响应于所述页尺寸控制信号而选择性地将由所述第二逻辑部所输出的信号或所述多个列选择信号中的所述一个输出作为所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
9.如权利要求1所述的半导体存储装置，其中，所述列控制单元包括逻辑单元，所述逻辑单元被配置为将所述页尺寸控制信号、所述第一列地址比特信号和所述第二列地址比特信号进行逻辑组合，并输出组合的信号作为所述比特组织控制信号。
10.如权利要求1所述的半导体存储装置，还包括：
行/列地址输入单元，所述行/列地址输入单元被配置为在时钟信号的控制下缓冲并储存外部行地址和外部列地址，并输出所储存的信号作为所述行地址和所述列地址；
存储体地址输入单元，所述存储体地址输入单元被配置为根据所述时钟信号的控制而缓冲并储存外部存储体地址，并输出所储存的信号作为存储体地址；
命令输入单元，所述命令输入单元被配置为在所述时钟信号的控制下缓冲并储存多个外部命令信号，并输出所储存的信号作为多个命令信号；以及
内部命令发生单元，所述内部命令发生单元被配置为将所述多个命令信号译码，并输出译码的信号作为内部命令。
11.如权利要求10所述的半导体存储装置，其中，所述内部命令包括所述激活脉冲信号和所述列脉冲信号。
12.如权利要求10所述的半导体存储装置，其中，所述多个外部命令信号包括/RAS、/CAS、/WE和/CS<0:2>信号。
13.如权利要求12所述的半导体存储装置，其中，所述/CS<0:2>信号用作芯片选择信号或外部行地址比特信号。
14.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制信号包括从熔丝单元输出的信号。
15.如权利要求1所述的半导体存储装置，其中，所述页尺寸控制信号是利用在模式寄存器组中所设置的信号而产生的。
16.如权利要求10所述的半导体存储装置，其中，所述外部行地址和所述外部列地址是利用地址多路复用方案而顺序地输出的。
17.一种半导体存储装置，包括：
页尺寸控制单元，所述页尺寸控制单元被配置为基于页尺寸控制信号而产生具有与多个行选择信号中的一个或多个列选择信号中的一个相对应的电平的第一和第二块使能信号；
第一页块，所述第一页块被配置为响应于所述第一块使能信号而将由所述多个行选择信号所选中的多个第一存储器单元使能，并通过所述多个列选择信号和选项列选择信号来激活从选中的所述多个第一存储器单元中选择的存储器单元的数据存取；以及
第二页块，所述第二页块被配置为响应于所述第二块使能信号而将由所述多个行选择信号所选中的多个第二存储器单元使能，并通过所述多个列选择信号和所述选项列选择信号来激活从选中的所述多个第二存储器单元中选择的存储器单元的数据存取。
18.如权利要求17所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与行地址的最高有效行地址比特信号相对应的行选择信号。
19.如权利要求18所述的半导体存储装置，其中，所述多个列选择信号中的所述一个包括与列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。
20.如权利要求19所述的半导体存储装置，其中，所述行地址和所述列地址是利用地址多路复用方案而顺序地输入的。
21.如权利要求17所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第一电平时产生具有与所述多个列选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
22.如权利要求21所述的半导体存储装置，其中，所述页尺寸控制单元被配置为当所述页尺寸控制信号处于第二电平时产生具有与所述多个行选择信号中的一个相对应的电平的所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
23.如权利要求22所述的半导体存储装置，其中，所述多个行选择信号中的所述一个包括与行地址的最高有效行地址比特信号相对应的行选择信号，所述多个列选择信号中的所述一个包括与列地址中相邻于最高有效列地址比特信号的列地址比特信号相对应的列选择信号。
24.如权利要求17所述的半导体存储装置，其中，所述页尺寸控制单元包括：
第一逻辑部，所述第一逻辑部被配置为响应于激活脉冲信号而选择性地输出所述多个行选择信号中的所述一个；
第二逻辑部，所述第二逻辑部被配置为响应于列脉冲信号而选择性地输出从所述第一逻辑部输出的信号；以及
第三逻辑部，所述第三逻辑部被配置为根据所述页尺寸控制信号而选择性地将所述第二逻辑部所输出的信号或所述多个列选择信号中的所述一个输出作为所述第一和第二块使能信号，所述第一和第二块使能信号具有相反的电平。
25.如权利要求17所述的半导体存储装置，其中，所述页尺寸控制信号包括从熔丝单元输出的信号。
26.如权利要求17所述的半导体存储装置，其中，所述页尺寸控制信号是利用在模式寄存器组中所设置的信号产生的。
27.如权利要求17所述的半导体存储装置，其中，所述选项列选择信号包括基于比特组织控制信号而产生的信号。
28.如权利要求27所述的半导体存储装置，其中，所述比特组织控制信号包括基于所述页尺寸控制信号而利用列地址中的任意一个列地址比特信号而产生的信号。
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