CN102637597A

CN102637597A - 垂直pnp制备方法

Info

Publication number: CN102637597A
Application number: CN2011100358785A
Authority: CN
Inventors: 陈乐乐
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-02-10
Filing date: 2011-02-10
Publication date: 2012-08-15

Abstract

一种垂直PNP制备方法，采用已制备完成的NMOS晶体管的多晶硅栅极进行自对准的离子注入形成PNP晶体管的基区和发射极，该方法进一步保证了垂直PNP特征尺寸的精确程度，并降低了图形化基区注入区域的工艺复杂程度。此外，位于基区大致正下方、并与其相邻接触的第二集电极区域的引入，可以根据应用需求实现对垂直PNP击穿电压的有效调节，进一步的保证了垂直PNP的器件性能。

Description

垂直PNP制备方法

技术领域

本发明涉及集成电路中半导体器件的制备方法，具体涉及BiCMOS工艺中垂直PNP的制备方法，属于半导体制造技术领域。

背景技术

BiCMOS技术是结合双极性晶体管和CMOS这两类半导体结构于一身的技术，它结合了这两种技术的优点，不仅具有CMOS低能耗与高集成度的优点，还具备速度优势。随着半导体器件的使用规模不断增大，对大规模以及超大规模集成电路的性能要求越来越高，对BiCMOS器件的要求也不断提高。

在实际应用中，高性能垂直NPN晶体管是普遍可获得的，然而，许多BiCMOS电路设计仍受限于速度、功耗以及噪声，这是由于目前所用的PNP晶体管多为横向PNP晶体管，其具有小于1GHz的截止频率，且不能与高速NPN双极器件用于形成推挽电路。除此之外，在横向PNP制备过程中，很难控制由两个掩膜边缘所限定的PNP器件的基极宽度，很大程度上影响了横向PNP器件的性能。与横向PNP器件相比，垂直PNP器件具有由基极注入深度限定的基极宽度，这比用于限定横向PNP器件中的基极宽度的掩膜边缘对准更易控制，特别是对于小尺寸半导体器件而言，垂直PNP器件中的基极可以制备成比横向PNP器件中的基极窄，从而获得更大的电流。

因此，为了获得更高的性能，提供一种工艺复杂程度低、制备成本低、且能够与SiGe NPN等器件制备工艺完全兼容的垂直PNP器件制备方法显得尤为重要。

发明内容

本发明要解决的技术问题是：提供一种垂直PNP制备方法，其能够自对准的完成基区离子注入，具有较低的成本和简单的工艺步骤，且得到的PNP器件具有更高的性能。

为解决上述技术问题，本发明提供的垂直PNP制备方法，在CMOS制备基础上，采用已制备完成的NMOS晶体管的多晶硅栅极进行自对准的离子注入形成PNP晶体管的基区和发射极。

进一步的，本发明提供的垂直PNP制备方法包括以下步骤：

(1)提供一半导体衬底；

(2)采用标准CMOS工艺完成半导体衬底上CMOS器件的制备，其中包括NMOS晶体管的制备；

(3)沉积刻蚀阻挡层；

(4)在刻蚀阻挡层表面刻蚀开窗口至暴露出NMOS晶体管栅极表面；

(5)以刻蚀阻挡层为掩膜，依次去除NMOS晶体管多晶硅栅及栅氧化层，形成第一沟槽；

(6)进行N型离子注入形成基区；

(7)在第一沟槽内填充传导介质层形成发射极；

(8)去除刻蚀阻挡层。

进一步的，NMOS晶体管位于半导体衬底上的P型阱区内，该P型阱区即为垂直PNP的集电极区域。

进一步的，刻蚀阻挡层为二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。

进一步的，步骤(6)之前还包括P型离子注入形成第二集电极区域的过程，该第二集电极区域位于基区的大致正下方且二者相邻接触。

进一步的，传导介质层为多晶硅或多晶硅与硅锗的复合结构。

进一步的，传导介质层为多晶硅与硅锗的复合结构时，步骤(7)包括以下步骤：

(701)在步骤(6)得到的结构表面沉积一薄层多晶硅；

(702)在第一沟槽内填充硅锗材料，形成垂直PNP的发射极。

进一步的，刻蚀阻挡层去除过程中，留有部分刻蚀阻挡层覆盖原NMOS晶体管多晶硅栅侧墙表面及侧壁。

本发明提供的垂直PNP制备方法基于BiCMOS技术，在标准CMOS工艺完成MOS器件制备的基础上，以制备完成的NMOS器件为原型，利用NMOS器件的多晶硅栅及其旁侧的spacer侧墙实现垂直PNP基区的自对准离子注入，进一步保证了垂直PNP特征尺寸的精确程度，并降低了图形化基区注入区域的工艺复杂程度。此外，位于基区大致正下方、并与其相邻接触的第二集电极区域的引入，可以根据应用需求实现对垂直PNP击穿电压的有效调节，进一步的保证了垂直PNP的器件性能。

附图说明

图1为本发明提供的垂直PNP制备方法步骤流程图；

图2～图8为本发明提供的垂直PNP制备方法各步骤剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图1为本发明提供的垂直PNP制备方法步骤流程图。

如图1所示，本具体实施方式提供的垂直PNP制备方法包括以下步骤：

步骤S1：提供一半导体衬底100。

该步骤中，半导体衬底100一般为硅衬底或SOI衬底，用以制备BiCMOS的MOS器件结构、双极性晶体管结构及其他半导体结构。

步骤S2：完成半导体衬底100上CMOS器件的制备，其中包括NMOS晶体管110的制备。

该步骤中，CMOS器件的制备采用标准CMOS工艺完成，所涉及的器件结构及制备方法为本领域技术人员所熟知的任何技术。如图2所示，该步骤完成的CMOS器件制备包括NMOS晶体管110的制备，该NMOS晶体管位于浅沟槽隔离结构/场氧化区210隔开的有源器件区内，并位于置于半导体衬底100上的P型阱区201中。在本具体实施方式中，NMOS晶体管110包括LDD轻掺杂区域101和离子注入形成的S/D有源区102，多晶硅栅极104，位于多晶硅栅极104与半导体衬底100之间的栅氧化层105，以及位于多晶硅栅极104旁侧的栅氧化层103。

步骤S3：沉积刻蚀阻挡层210。

该步骤中，如图3所示，在步骤S2得到的结构表面沉积一层刻蚀阻挡层210，其用于在后续工艺过程中作为掩膜层，保护已制备完成的半导体结构不受影响，其介质材料为二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其制备工艺可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)等方法。本具体实施方式中，刻蚀阻挡层210为氮化硅，其厚度为500

～6000

步骤S4：在刻蚀阻挡层210表面刻蚀开窗口至暴露出NMOS晶体管110多晶硅栅极104表面。

该步骤中，在刻蚀阻挡层210表面刻蚀开窗口的工艺为本领域技术人员熟知的任何现有技术，例如：采用旋涂工艺在刻蚀阻挡层210上形成光刻胶层，然后采用曝光、显影工艺处理，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，刻蚀或腐蚀刻蚀阻挡层210，将光刻胶上的开口图案转移到刻蚀阻挡层210上。

该步骤中，如图4所示，刻蚀阻挡层210上所开窗口暴露且仅暴露出NMOS晶体管110的多晶硅栅极104。

步骤S5：依次去除NMOS晶体管110的多晶硅栅极104及栅氧化层105，形成第一沟槽211。

该步骤中，如图5所示，以刻蚀阻挡层210为掩膜，依次去除NMOS晶体管110的多晶硅栅极104和栅氧化层105，至暴露出半导体衬底100表面，形成第一沟槽211。其中，多晶硅栅极104和栅氧化层105的去除采用干法刻蚀或湿法腐蚀方法，可以为本领域技术人员熟知的任何现有技术。

步骤S6：进行N型离子注入形成基区202。

该步骤中，如图6a所示，以刻蚀阻挡层210和NMOS晶体管110多晶硅栅极侧墙103为掩膜，在步骤S5所暴露出的半导体衬底100表面进行自对准的N型离子注入，形成N型半导体掺杂的垂直PNP结构的基区202。N型离子为P、As、Sb中的一种或任意几种的结合。在本具体实施方式中，N型离子注入的注入离子为P，注入能量和注入剂量可根据器件设计及需求调节和确定。本具体实施方式中，N型离子注入的注入能量为60keV。

作为最佳实施方式，该步骤中，如图6b所示，在进行N型离子注入形成垂直PNP结构的基区202之前，还具有一进行P型离子注入形成第二集电极区域201b的步骤。离子注入形成的第二集电极区域201b位于P型阱区201内，且位于基区202大致正下方并与之相邻接触。在本具体实施方式中，P型离子注入的注入离子为B，注入深度大于N型离子注入形成基区202的注入深度，其具体注入能量和注入剂量根据器件设计及需求确定。第二集电极区域201b的引入，可以根据应用需求实现对垂直PNP结构击穿电压的有效调节。

步骤S7：在第一沟槽211内填充传导介质层203形成发射极。

该步骤中，如图7a所示，在第一沟槽211内填充传导介质层203形成垂直PNP结构的发射极，其具体制备工艺为：首先采用化学气相沉积(CVD)工艺在第一沟槽211中填充传导介质层203，随后采用化学机械抛光(CMP)工艺进行平坦化处理至暴露出部分刻蚀阻挡层210。本具体实施方式中，传导介质层203为P型掺杂的多晶硅材料，用以形成垂直PNP结构的发射极。

作为最佳实施方式，如图7b所示，在第一沟槽211内填充的传导介质层203为多晶硅层203a和硅锗层203b的叠层结构，其具体步骤包括：

步骤S701：在步骤S6得到的结构表面沉积一薄层多晶硅203a；

步骤S702：在第一沟槽211内填充硅锗层203b。

在该最佳实施方式中，多晶硅层203a视作硅锗层203b的粘合层，采用硅锗材料作为垂直PNP结构的发射极，可与SiGe BiCMOS工艺兼容，其部分工艺步骤可与相同半导体衬底上含SiGe工艺的其他器件如垂直NPN结构同步完成。

步骤S8：去除刻蚀阻挡层210。

该步骤中，如图8a所示，刻蚀阻挡层210的去除可采用湿法腐蚀工艺进行，可选的腐蚀剂为热磷酸等。去除覆盖在结构表面的刻蚀阻挡层210，即得到基于NMOS晶体管110自对准进行基区离子注入制备完成的垂直PNP结构，原NMOS晶体管110的多晶硅栅侧墙103覆盖制备形成的垂直PNP发射极203旁侧，仍起到spacer作用。

作为最佳实施方式，如图8b所示，刻蚀阻挡层210并未完全去除，仍有部分剩余覆盖原NMOS晶体管110多晶硅栅极侧墙103表面及侧壁，剩余的刻蚀阻挡层210和侧墙103一同形成位于垂直PNP结构发射极203旁侧的spacer结构。

本具体实施方式提供的垂直PNP制备方法中，P型阱区201即为垂直PNP结构的集电极，利用已制备完成的NMOS晶体管110的多晶硅栅极104进行自对准的离子注入形成垂直PNP结构的基区202，并在原多晶硅栅极104区域填充P型掺杂的多晶硅或硅锗材料形成垂直PNP结构的发射极203，制备得到的垂直PNP结构中，发射极203与基区202对准，垂直PNP结构的特征尺寸得到了更为精确的控制，并降低了图形化基区注入区域的工艺复杂程度。此外，位于基区202大致正下方、并与其相邻接触的第二集电极区域201b的引入，可以根据应用需求实现对垂直PNP击穿电压的有效调节，进一步的保证了垂直PNP的器件性能。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种垂直PNP制备方法，在CMOS制备基础上，采用已制备完成的NMOS晶体管的多晶硅栅极进行自对准的离子注入形成PNP晶体管的基区和发射极。

2.根据权利要求1所述的垂直PNP制备方法，其特征在于，包括以下步骤：

(1)提供一半导体衬底；

(2)采用标准CMOS工艺完成所述半导体衬底上CMOS器件的制备，其中包括NMOS晶体管的制备；

(3)沉积刻蚀阻挡层；

(4)在所述刻蚀阻挡层表面刻蚀开窗口至暴露出所述NMOS晶体管多晶硅栅极表面；

(5)以所述刻蚀阻挡层为掩膜，依次去除所述NMOS晶体管多晶硅栅及栅氧化层，形成第一沟槽；

(6)进行N型离子注入形成基区；

(7)在所述第一沟槽内填充传导介质层形成发射极；

(8)去除所述刻蚀阻挡层。

3.根据权利要求2所述的垂直PNP制备方法，其特征在于，所述NMOS晶体管位于半导体衬底上的P型阱区内，所述P型阱区即为垂直PNP的集电极区域。

4.根据权利要求2所述的垂直PNP制备方法，其特征在于，所述刻蚀阻挡层为二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。

5.根据权利要求2所述的垂直PNP制备方法，其特征在于，所述步骤(6)前还包括P型离子注入形成第二集电极区域的过程。

6.根据权利要求5所述的垂直PNP制备方法，其特征在于，所述离子注入形成的第二集电极区域位于所述基区的大致正下方且二者相邻接触。

7.根据权利要求2所述的垂直PNP制备方法，其特征在于，所述传导介质层为多晶硅。

8.根据权利要求2所述的垂直PNP制备方法，其特征在于，所述传导介质层为多晶硅和硅锗的复合结构。

9.根据权利要求8所述的垂直PNP制备方法，其特征在于，所述步骤(7)还包括以下步骤：

(701)在步骤(6)得到的结构表面沉积多晶硅层；

(702)在所述第一沟槽内填充硅锗材料，形成垂直PNP的发射极。

10.根据权利要求1所述的垂直PNP制备方法，其特征在于，所述刻蚀阻挡层去除过程中，留有部分刻蚀阻挡层覆盖所述NMOS晶体管多晶硅栅侧墙表面及侧壁。