CN102612253A - 内连线结构及使用该结构的装置、线路结构与方法 - Google Patents

内连线结构及使用该结构的装置、线路结构与方法 Download PDF

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Abstract

内连线结构及使用该结构的装置、线路结构与方法。本发明公开了一内连线(Interconnection)结构。该内连线结构置于实际上相互平行的一第一导电层与一第二导电层之间，其中所述导电层包括一信号线。该内连线结构包括一导电柱以及一遮蔽墙柱。该导电柱穿行于所述第一导电层与第二导电层之间，而导电柱连接第一导电层的信号线。遮蔽墙柱设置于第一导电层与第二导电层之间，该遮蔽墙柱围绕导电柱外围的局部区域，并且电性耦合到导电柱。该导电柱以及遮蔽墙柱为成对或成组式架构。该不同于导电柱形状的遮蔽墙柱，将依其特殊形状设计将使得该导电柱成为具备阻抗设计及控制能力的连线。

Description

内连线结构及使用该结构的装置、线路结构与方法
技术领域
本发明是有关于一种内连线结构、具有该内连线结构的装置、以及防护内连线结构电磁干扰(EMI)的方法。
背景技术
现有衬底上连通孔的角色是提供连线(interconnection)间的垂直路径。在低工作频率运作时，这些连通孔所形成的路径并不太需要进行阻抗控制，因为其相对尺寸对于低工作频率的波长(λ)来说实在是相当的短(例如＜0.1λ)，因此，这些连通孔可以被视为一个纯粹的电气连接点，此时连通孔的长度可以被忽略，因此其对电路上的影响微乎其微。
但当工作频率增加时，连通孔的物理尺寸已经开始接近工作频率的波长时(例如1λ)，则此时连通孔对电路而言已经是一个额外的元件(Component)，此电路中的额外连通孔元件需要被设计及掌握，使电路功能能够正常地工作。
传统连通孔(Via)只能连接到一端点(Terminal)，要完成信号的传输必须要有回路(Return Path)的设计。因此，传统连通孔完成信号传递过程中，往往需要至少两个连通孔，其中一为信号连通孔(Signal Via)，另一为接地连通孔(Ground Via)和/或电源连通孔(Power Via)，其达到的效果是提供回路(Return Path)，并改善信号传递完整性等相关问题，如图1A与1B所示。
图1A中，例如一个4层的印刷电路板，包括上下信号层120与150，以及位于两信号层之间的接地层130与电源层140。在上信号层120与下信号层150之间有一信号连通孔(Signal Via)110。在图1A中，包括从信号源到负载的电流路径102与电流的回路104。为了改善信号传递的完整性，在设计上往往需要至少两个连通孔，如图1B所示，其中之一为信号连通孔(Signal Via)110，另一为接地连通孔(Ground Via)和/或电源连通孔(Power Via)，在此例子中是以接地连通孔160完成回路，此设计可以减少回路(Return Path)的长度，以及改善信号完整性。实际上，回路需要被有效的设计，以达到阻抗匹配、减少电磁干扰(ElectromagneticInterference，简称EMI)等的设计要求。
发明内容
在一实施例中，提出一种内连线结构(Interconnection structure)，设置于第一导电层与第二导电层之间，其中第一导电层与第二导电实际上相互平行。所述第一导电层与第二导电层分别包括第一信号线与第二信号线。该内连线结构包括导电柱与遮蔽墙柱。所述导电柱穿行于第一导电层与第二导电层之间，并电性连接到第一信号线与第二信号线。所述遮蔽墙柱设置于第一导电层与第二导电层之间，并电性连接到一参考导线，其中，遮蔽墙围绕导电柱位于第一导电层与第二导电层之间外围的局部区域，并且电性耦合到导电柱。
在一实施例中，提出一种线路结构，包括第一导电层、第二导电层、参考导线、导电柱与遮蔽墙柱。所述第一导电层，包括一第一信号线。第二导电层包括一第二信号线，其中第二导电层实际上平行于第一导电层。参考导线位于第、第二导电层之间。导电柱则穿行于第一导电层与第二导电层之间，导电柱连接第一导电层的第一信号线与第二信号线，而与参考导线电性隔离。遮蔽墙柱设置于第一导电层与第二导电层之间，并电性连接到参考导线，其中，遮蔽墙柱围绕导电柱外围的局部区域，并且电性耦合到导电柱。
本发明上述内连线结构设计，可以依照需求改变导电柱以及遮蔽墙柱的形状，增加其电磁屏蔽效果，并达到阻抗控制及设计的效果。
为让本发明的上述特征能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A与1B分别说明一个传统四层的印刷电路板结构与电流路径示意图。
图2A～2C为说明在连通孔结构与信号完整性的问题的说明示意图。
图3A～3D为说明本发明所提出内连线结构与信号完整性的说明示意图，其中图3B与图3C为说明电场的分布强度示意图。
图3E与3F分别说明本发明所提供的内连线结构中，一实施例的导电柱与遮蔽墙柱的配置剖面与立体侧视图。
图4A与4B为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。
图5A与5B为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。
图6A与6B为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。
图7A与7B为说明本发明所提出的内连线结构，运用在四层导体层的一实施例示意图。
图8(A)～图8(E)为分别说明本发明所提出的内连线结构中，导电柱与对应的不同遮蔽墙柱布局。
图9A～9H为说明本发明所提出的内连线结构制造方法剖面示意图。
图9I为说明本发明所提出的内连线结构剖面示意图。
【主要元件符号说明】
102、104：电流路径
110：信号连通孔(Signal Via)
120、150：信号层
130：接地层
140：电源层
160：接地连通孔
210：信号线路(Signal Trace)
212：导电柱
214、216：电力线
220：遮蔽墙柱
230：区域
310：信号线路(Signal Trace)
312：导电柱
314：电力线
320：遮蔽墙柱
330：区域
340：导电柱
350：遮蔽墙柱
352、354：侧壁
A：测量点
Z：区域
F、R：面积
410、412：非导体材料层
420：接地层
422：反接地环(Ground anti-ring)
430、450：信号线路(Signal Trace)
432、436：导电柱垫
434：导电柱
440：遮蔽墙柱垫
442：遮蔽墙柱
462、464：电力线
510：非导体材料层
512：非导体材料层
520：接地层
522：反接地环(Ground anti-ring)
530、550：信号线路(Signal Trace)
532、536、552：导电柱垫
534、554：导电柱
540、560：遮蔽墙柱垫
542、562：遮蔽墙柱
610、612：非导体材料层
620：接地层
622：反接地环
630、650：信号线路(Signal Trace)
632、636、652：导电柱垫
634、654：导电柱
640、660：遮蔽墙柱垫
642、662：遮蔽墙柱
730、760：信号线路(Signal Trace)
720与724：接地层
732、736、762、766：导电柱垫
734、754、764：导电柱
740、743、745、748：遮蔽墙柱垫
742、744、746：遮蔽墙柱
810a、810b、810c、810d、810e：导电柱
820a、822a、824a、826a：遮蔽墙柱
820b、822b：遮蔽墙柱
820c、822c、824c、826c：遮蔽墙柱
820d、820e：遮蔽墙柱
830、832、834、836：遮蔽墙柱
910、911、910a：硅衬底(Silicon Wafer)
912、914：孔洞
920、940：绝缘层
921、923：绝缘层表面
930与934：凸块主体
934、938、974、978：导电柱垫
935、975：导电柱
936、939、976、979：遮蔽墙柱垫
937、977：遮蔽墙柱
950、952：信号线路
954：导体
具体实施方式
现有衬底上的信号传递过程都需要有相对应的回程电流路径，因此在垂直传递信号过程中需要信号连通孔(Signal Via)与接地连通孔(GroundVia)和/或电源连通孔(Power Via)，由于信号线路(Signal Trace)附近有与之对应的接地面(Ground Plane)，该接地面与信号线路的距离固定，因此能够经由设计达到阻抗控制。
然而，当信号传递到信号连通孔时，由于并没有相对应的另一垂直式的接地端(Ground terminal)或是接地路径(Ground path)来控制流经信号连通孔上的信号，因此信号在流经信号连通孔时，将因无直接可就近使用的接地端或是接地路径，而导致阻抗无法匹配的问题。该问题将衍生种种信号完整性的问题，包括反射(Reflection)、EMI、不连续(Discontinuity)、相互干扰(Crosstalk)等等问题。即便是以接地连通孔邻近于信号连通孔的设计方式，依然会有部分漏电场(Leakage Field)的穿透，造成EMI的问题，该现象在衬底具有低绝缘性介质时尤为严重，例如硅中介层衬底(Silicon Interposer Substrate)。
请参照图2A～2C，用于说明上述信号完整性的问题。信号线路210连接到一信号连通孔212，而侧边包括例如一接地连通孔220。一般在设计上，可以采用固定口径或尺寸等的接地连通孔来达到减少回程电流路径的目的。但是，由于传统连通孔的形状在信号、电源与接地信号上都是一样为圆形，因此无法避免电场(E-Field)散乱或散射的现象，该现象即是引发EMI效应的元凶之一，例如图2A所示，信号连通孔212与接地连通孔220之间，除了耦合的电力线214(例如以实线示意)外，更包括其它穿透或杂散的电力线216(例如以虚线示意)，造成电场的散乱。如图2B所示，由于部分漏电场(Leakage Field)的穿透，造成EMI的问题，而导致在接地连通孔220右侧区域230会产生不弱的电场分布。请参照图2C进一步说明，由于电场是以梯度(Gradient)强度分布，因此，为方便说明，电场的分布以强度划分为不同的区域，而将信号连通孔212与接地连通孔220产生的电场划分为例如I、II～VII七个强度分布区域说明。例如在区域I的电场强度为1.7098e+004V/m到3.5440e+004V/m之间，也就是17098～35440V/m之间。区域II的电场强度为8.2485e+003V/m到1.7098e+004V/m之间，也就是8248.5～17098V/m之间。接地连通孔220右侧区域230的电场分布例如包括区域III、区域IV、区域V、及区域VII，强度分布从大到小，分别为3.9794e+003～8.2485e+003V/m、1.9198e+003～3.9794e+003V/m、9.2617e+002～1.9198e+003V/m、4.4682e002～9.2617e+002V/m、2.1556e+002～4.4682e002V/m阶梯式地递减。
如图2C中的位置A，位于区域III的强度分布，约在3.9794e+003V/m到8.2485e+003V/m之间，取其中间值约为6.1140e+003V/m。
本发明在于提供一内连线结构设计。在一实施例中，提出一种内连线结构(Interconnection structure)，设置于第一导电层与第二导电层之间，其中第一导电层与第二导电实际上相互平行。所述第一导电层与第二导电层分别包括第一信号线与第二信号线。该内连线结构包括导电柱(Conductor Pillar)与遮蔽墙柱(Shielding Wall Pillar)。所述导电柱穿行于第一导电层与第二导电层之间，并电性连接到第一信号线与第二信号线。所述遮蔽墙柱设置于第一导电层与第二导电层之间，并电性连接到一参考导线，其中，遮蔽墙围绕导电柱位于第一导电层与第二导电层之间外围的局部区域，并且电性耦合到导电柱。
本发明在于提供一内连线结构设计，包括导电柱以及遮蔽墙柱，采用成对或成组式架构。其上除了可以作为信号连通孔的导电柱之外，还加上对应与导电柱形状不同的遮蔽墙柱，例如连接到接地层或是电源层。这不同于导电柱形状的接地遮蔽墙柱或电源遮蔽墙柱，将依其特殊形状设计将使得该导电柱成为具备阻抗设计及控制能力的连线，并可以例如解决垂直连通孔上的信号完整性等相关问题。
本发明所提供的内连线结构设计，在多个实施例其中之一，位于第一导电层与第二导电层之间。上述第一导电层与第二导电实际上相互平行，第一导电层与第二导电层分别包括一第一信号线与一第二信号线。该内连线结构包括一导电柱与一遮蔽墙柱。该导电柱穿行于第一导电层与第二导电层之间，而电性连接到第一信号线与第二信号线。遮蔽墙柱设置于第一导电层与第二导电层之间，并电性连接到一参考导线，其中，遮蔽墙围绕导电柱位于第一导电层与第二导电层之间外围的局部区域，并且电性耦合到导电柱。
在多个实施例其中之一，参考导线电性连接到接地层或电源层其中之一。在多个实施例中，所述的接地层或电源层位于第一导电层或第二导电层其中之一或两者实际上平行，可以位于所述第一导电层与第二导电层之间，或是位于与所述第一导电层与第二导电层实质平行的任一位置。而在其中一实施例中，参考导线可以位于第一与/或第二导电层相同平面上，并与第二信号线电性隔离，但电性连接到接地或电源电位其中之一。
上述内连线结构设计，可以依照需求改变导电柱以及遮蔽墙柱的形状，增加其电磁屏蔽效果，并达到阻抗控制及设计的效果。
请参照图3A，为多个实施例其中之一，信号线路310连接到一导电柱312，而侧边包括例如采半圆弧形设计的遮蔽墙柱320。请参照图3B，不同的信号线路310A连接到导电柱312，而侧边包括例如采半圆弧形设计的遮蔽墙柱320。
传统圆形接地连通孔无法有效地挡住电场(E-Field)，因此，造成遮蔽墙柱右侧有将大量电场的产生。本发明所提供的内连线结构设计，如图3A的遮蔽墙柱320，电性耦合(Electrical Coupling)到导电柱312，而遮蔽墙柱320，可以为遮蔽墙柱的结构，用于遮蔽导电柱312到遮蔽墙柱320之间的电力线314。图3A的遮蔽墙柱320也具有相同的结构。
上述导电柱312与遮蔽墙柱320之间的配置，可以具有遮蔽电场的效果，以便控制散乱的电场，使漏电场(Leakage Field)大幅降低，例如图3C与图3D所示，在遮蔽墙柱320右侧区域330的电场强度会大幅降低。
在多个实施例其中之一，所提供的内连线结构设计，采用半弯月型的遮蔽墙柱形状，将整个导电柱包覆将近一半，控制信号在流经导电柱时的电场方向及强度，减少扩散至遮蔽墙柱右边的电场能量，达成接地遮蔽(Ground Shielding)的效果，图3C与放大的图3D所示。
请参照图3D，在此将电场的分布以强度划分为不同的区域，而将导电柱312与遮蔽墙柱320产生的电场划分为例如I～VII七个强度分布区域说明。遮蔽墙柱320右侧区域330的电场分布最强的区域VII，强度介于2.1556e+002V/m到4.4682e+002V/m之间，也就是215.56V/m到446.82V/m强度区域。
若以在图2C中的位置A为例说明，则图2C中的位置A位于区域III的强度分布，取中间值约为6.1140e+003V/m。而若是在3D中的相同位置A，则是位于区域VII，强度介于2.1556e+002V/m到4.4682e+002V/m之间，也就是215.56V/m到446.82V/m强度区域，若取中间值则为3.3119e+002V/m。从上述的比较可知，电场在遮蔽墙柱320遮蔽电场下，相同位置的电场强度可以从6.1140e+003V/m降到3.3119e+002V/m。
本发明所提供的内连线结构，导电柱以及遮蔽墙柱为成对或成组式配置，除了具有导电柱之外，还加上对应导电柱几何形状不同的遮蔽墙柱，电性连接到接地层或是电源层，可以作为例如接地连通孔或电源连通孔。
与导电柱形状(通常为圆形)不同的遮蔽墙柱，将使得此导电柱成为具备阻抗设计及控制能力的垂直连线，若以作为信号连通孔为例，则可以例如解决垂直连通孔上的信号完整性等相关问题。该遮蔽墙柱配置并环绕上述导电柱侧壁，而电性耦合到上述导电柱侧壁表面至少一环绕面积。该环绕面积的大小决定于导电柱在通过电流时所产生的电场分布。而遮蔽墙柱电性耦合到导电柱侧壁表面的环绕面积的大小，也就是耦合面积的大小，必须大到足以(large Sufficiently enough)遮蔽(Shielding)或是阻隔(Isolating)位于遮蔽墙柱面对导电柱的另一侧面的电场强度。
如图3E与3F所示，分别说明本发明所提供的内连线(Interconnection)结构中，一实施例的导电柱与遮蔽墙柱的配置剖面与立体侧视图。遮蔽墙柱350配置并环绕导电柱340侧壁。而导电柱340面对遮蔽墙柱350的投射面积为F，而遮蔽墙柱350面向导电柱340侧壁352的面积为R。其中R大于F，并且必须大于一定程度，而使导电柱340与遮蔽墙柱350之间耦合的面积大于F，而使遮蔽墙柱350面对导电柱340的另一方向区域，如图所示，位于遮蔽墙柱350的另一侧壁354面对的区域Z上任何一位置点，都具有降低电场强度的效果，而使得导电柱340与遮蔽墙柱350之间的配置能成为具备阻抗设计及控制能力的连线，并可以例如解决垂直连通孔上的信号完整性等相关问题。
以下将以本发明中多个实施例其中的部分，并配合图示加以说明，但并非以此为限制。
图4A与图4B的实施例
请参照图4A与4B，为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。三层导体层构建在一绝缘板中，而此三层导体层由上而下分别为第一、第二及第三导电层。中间的第二导电层可以为电源层(Power Layer)或是接地层(Ground Layer)两者其中之一。第一、第三导电层实际上相互平行，并且分别包括微带线式传输线，例如参照图示，在第一导电层包括信号线路(Signal Trace)430，在第三层导电层包括信号线路450。第二导电层则以接地层420为例说明，此接地层420在此实施例中位于第一及第三导电层之间，但在其它选择实施例，可以位于其间或其外任何平行的位置。信号线路430与接地层420之间为一非导体材料层410，而在接地层420与信号线路450之间为另一非导体材料层412。而此绝缘板可以包括硅、玻璃、印刷电路板或陶瓷(ceramic)衬底其中之一。在另一实施例中，此绝缘材料板也可以包括有机衬底(OrganicSubstrate)或是软性衬底(Flexible Substrate)。
在信号线路430的末端包括一导电柱结构。该导电柱结构一端为导电柱垫(Conductor Pillar Land)432，中间为贯穿绝缘层410的导电柱434，另一端则为另一导电柱垫436。导电柱垫436位于接地层420的同高度位置，但包括一反接地环(Ground anti-ring)422，用于与接地层420进行电性隔离。由于传输线结构为微带线式传输线，因此信号传递是由第一导电层的信号线路430通过导电柱434直接贯穿绝缘板(包括非导体材料层410与412)，而传到第三导电层的信号线路450。
本发明所提出的内连线结构实施例，对于导电柱以及遮蔽墙柱为成对或成组式配置。因此，除了具有导电柱结构外，还加上对应与导电柱几何形状不同的遮蔽墙柱结构。如图所示，该遮蔽墙柱结构包括蔽墙柱垫440、遮蔽墙柱442、以及另一位于第三导电层的蔽墙柱垫(未显示)。
上述蔽墙柱垫与遮蔽墙柱的尺寸在实际应用上会有大小尺寸不同的情况，一般都是蔽墙柱垫比蔽墙柱的尺寸大。而电柱垫与导电柱的情况一样，尺寸在实际应用上会有大小尺寸不同的情况。另外，导电柱与遮蔽墙柱可以为中空式、或是填满式、或是加入不同材质的可导电填充物，都属本发明所涵盖的范围之一，并非以此为限。
第一、第三导电层与中间的接地层之间的电性耦合，如图4A所示，信号线路430到接地层420的电场方向如标号为462的箭头所示，而信号线路450到接地层420的电场方向如标号为464的箭头所示。
而对于导电柱及遮蔽墙柱结构，如果运用在信号连通孔与接地连通孔，如前所述，当工作频率增加时，连通孔的物理尺寸已经开始接近工作频率的波长时(例如1λ)，则此时连通孔于电路而言已经是一个额外的元件(Component)，此电路中的额外连通孔元件当然需要被设计及掌握，已使电路功能能够正常地工作。因此，对于第一、第三导电层与中间接地层间的垂直方向，导电柱434与遮蔽墙柱442成组搭配。该遮蔽墙柱442在切面的几何形状，在此实施例中，采用半月形的形状。该半月形的凹处面向或背向导电柱434，则导电柱434与遮蔽墙柱442电性的耦合，可以具有遮蔽部分导电柱434在垂直方向的电场分布。
图5A与图5B的实施例
请参照图5A与5B，为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。三层导体层构建在一绝缘板中，而此三层导体层由上而下包括第一、第二及第三导电层。第一、第三导电层实际上相互平行，并且分别包括对称式的上下微带线架构。第二导电层可以为电源层(Power Layer)或是接地层(Ground Layer)两者其中之一，以下仅以接地层为例说明，但并非以此为限。请参照图标，第一导电层包括信号线路530，第三导电层包括信号线路550，而接地层520位于其间。信号线路530与接地层520之间为一非导体材料层510，而在接地层520与信号线路550之间为另一非导体材料层512。而该绝缘板可以包括硅、玻璃、印刷电路板或陶瓷(ceramic)衬底其中之一。在另一实施例中，该绝缘板也可以包括有机衬底(Organic Substrate)或是软性衬底(Flexible Substrate)。
在信号线路530的末端包括一导电柱结构。该导电柱结构一端为导电柱垫532与贯穿非导体材料层510的导电柱534，另一端则为另一导电柱垫536。导电柱垫536位于接地层520相同的位置，但包括一反接地环522，用于与接地层520进行电性隔离。在信号线路550的末端也包括一导电柱结构，包括导电柱垫552与中间为贯穿非导体材料层512的导电柱554，而另一端则是连接到导电柱垫536。
上述导电柱534与导电柱554可以为同一导电柱，直接穿行于非导体材料层510与512，而电性连接到第一导电层的信号线路530以及第三导电层的信号线路550。
由于传输线结构为对称式的上下微带线架构，因此在X-Y平面上的信号传递过程，是通过信号线路530加上中间的接地层520构成电流回路(Current Return Path)，以进行信号传递。
本发明所提出的内连线结构实施例，对于导电柱及遮蔽墙柱为成对或成组式配置。因此，如图5A与5B所示，导电柱534对应配置第一遮蔽墙柱结构，而导电柱554对应配置第二遮蔽墙柱结构。该第一遮蔽墙柱结构包括遮蔽墙柱垫540与遮蔽墙柱542。第二遮蔽墙柱结构包括遮蔽墙柱垫560与遮蔽墙柱562。
该遮蔽墙柱542与遮蔽墙柱562在切面的几何形状，可以采用各种不同的几何形状。在此实施例中，采用半月形的形状。该半月形的凹处分别面向或背向导电柱534与导电柱554，导电柱与遮蔽墙柱电性的耦合，可以具有遮蔽导电柱在垂直方向的电场分布。
图6A与图6B的实施例
请参照图6A与6B，为说明本发明所提出的内连线结构，运用在三层导体层的一实施例示意图。三层导体层构建在一绝缘板中，而此三层导体层由上而下包括第一、第二及第三导电层。第一、第三导电层实际上相互平行，并且分别包括对称式的上下微带线架构。第二导电层可以为电源层(Power Layer)或是接地层(Ground Layer)两者其中之一，以下仅以接地层为例说明，但并非以此为限。
请参照图示，第一导电层包括信号线路630，第三导电层包括信号线路650，而接地层620位于其间。信号线路630与接地层620之间为一非导体材料层610，而接地层620与信号线路650之间为另一非导体材料层612。而该绝缘板可以包括硅、玻璃、印刷电路板或陶瓷(ceramic)衬底其中之一。在另一实施例中，该绝缘板也可以包括有机衬底(OrganicSubstrate)或是软性衬底(Flexible Substrate)。
在信号线路630的末端包括第一导电柱结构。该第一导电柱结构一端为导电柱垫632与贯穿非导体材料层610的导电柱634，另一端则为另一导电柱垫636。导电柱垫636位于接地层620相同的位置，但包括一反接地环622，用于与接地层620进行电性隔离。在信号线路650的末端也包括一第二导电柱结构，包括导电柱垫(未显示)与中间为贯穿非导体材料层612的导电柱(未显示)，而另一端则是连接到与第一导电柱结构共享的导电柱垫636。
上述导电柱634与导电柱654可以为同一导电柱，直接穿行于非导体材料层610与612，而电性连接到第一导电层的信号线路630以及第三导电层的信号线路650。
由于传输线结构为微带线式传输线，因此信号传递是由第一导电层的信号线路630，由如图X-Y-Z坐标中的负Y方向，经由导电柱634直接贯穿衬底(包括非导体材料层610与612)，而传到第三导电层的信号线路650，并朝正Y方向完成信号的传输。
本发明所提出的内连线结构实施例，对于导电柱及遮蔽墙柱为成对或成组式配置。因此，如图6A与6B所示，导电柱634对应配置第一遮蔽墙柱结构，而导电柱654对应配置第二遮蔽墙柱结构。该第一遮蔽墙柱结构包括遮蔽墙柱垫640与遮蔽墙柱642。第二遮蔽墙柱结构包括遮蔽墙柱垫660与遮蔽墙柱662。
该遮蔽墙柱642与遮蔽墙柱662在切面的几何形状，可以采用各种不同的几何形状。在此实施例中，采用半月形的形状。该半月形的凹处面向导电柱634与导电柱654，导电柱与遮蔽墙柱电性的耦合，可以具有遮蔽导电柱在垂直方向的电场分布。
要实现如图6A与6B包括三层导体层的内连线结构，有很多种制造方法。在其中之一，可以采用双面板作为一核板(Core)。该核板包括上下整片的金属层，而中间夹一绝缘介质。在此双面板上经由连通孔钻孔(ViaDrilling)或是刻蚀步骤，形成多个孔洞。而后对孔洞进行洞壁处理，例如胶渣与平整度的处理。接着，对贯穿孔洞壁进行金属注入，例如采用溅射工艺(Sputtering process)，而后进行导电柱的电镀(Plating)后，进行图案化的定义(Pattern define)与图案化刻蚀(Pattern etching)，以便完成包括中间层的接地层(Ground Layer)与第三导电层的信号线路(Signal Trace)与贯穿核板的导电柱及遮蔽墙柱元件。随后，再以增层或压合工艺的方式，完成第一导电层的信号线路(Signal Trace)、导电柱与遮蔽墙柱。
图7A与图7B所示的实施例
请参照图7A与7B，为说明本发明所提出的内连线结构，运用在四层导体层的一实施例立体示意图。四层导体层构建在一绝缘板中，而此四层导体层从上而下包括第一、第二、第三与第四导电层。位于中间的第二与第三导电层可以为电源层或是接地层两种其中之一或其组合。而第一、第四导电层为对称式的上下微带线架构，例如参照图示，第一导电层包括信号线路730，第四导电层包括信号线路760，而中间的第二与第三导电层，在此实施例，接地层720与724为例说明，但并非以此为限制。而绝缘板可以包括硅、玻璃、印刷电路板或陶瓷(ceramic)衬底其中之一。在另一实施例中，该绝缘板也可以包括有机衬底或是软性衬底。
在信号线路730的一端包括导电柱结构。该导电柱结构包括导电柱垫732、导电柱734、导电柱垫736、导电柱754、导电柱垫766、导电柱764与导电柱垫762。
上述导电柱734、导电柱754与导电柱764可以为同一导电柱，直接穿行于绝缘板，而分别电性连接到第一导电层的信号线路730以及第四导电层的信号线路760。
由于传输线结构为微带线式传输线，因此信号传递是由第一导电层的信号线路730通过导电柱垫732、导电柱734、导电柱垫736、导电柱754、导电柱垫766、导电柱764与导电柱垫762，直接贯穿此绝缘板，而传到第四导电层的信号线路760。
本发明所提出的内连线结构实施例，对于导电柱及遮蔽墙柱为成对或成组式配置。因此，如图7A与7B所示，导电柱结构对应配置一遮蔽墙柱结构。该遮蔽墙柱结构包括遮蔽墙柱垫740与遮蔽墙柱742、遮蔽墙柱垫743、遮蔽墙柱744、遮蔽墙柱垫745、遮蔽墙柱746、遮蔽墙柱垫748。
在此实施例中，遮蔽墙柱742、744与746，在切面的几何形状，可以采用各种不同的几何形状。在此实施例中，采用半月形的形状。该半月形的凹处分别面向或背向导电柱734、导电柱754与导电柱764，则导电柱与遮蔽墙柱电性的耦合，可以具有遮蔽导电柱在垂直方向的电场分布。
这里包括四层导体层的内连线结构的制造方法，是利用中间两层的电源层或是接地层作为核板，在核板上先完成连通孔的工艺，随后通过适当的胶材(Prepreg)以压合(Lamination)方式。并上下对压一铜箔(CopperFoil)，以便完成第一层与第四层的铜箔注入。随后，经过刻蚀、导电柱钻孔(Drilling)或是刻蚀(Etching)步骤，完成信号线路(Signal Trace)与连通孔等元件。
图8(A)～图8(E)
本发明所提供的内连线结构，导电柱及遮蔽墙柱为成对或成组式配置，除了具有导电柱之外，还加上对应与导电柱几何形状不同的遮蔽墙柱，可以作为例如接地连通孔或电源连通孔。请参照图8(A)～图8(E)，为分别说明导电柱810a～810e与对应的不同遮蔽墙柱布局。
如图8(A)，导电柱穿行于实际上平行的第一导电层与第二导电层之间的剖面为圆形的导电柱810a，在其四周也可以配置多个剖面为半月形的遮蔽墙柱820a、822a、824a、826a。这些导电柱成为具备阻抗设计及控制能力的连线，若是上述导电柱作为信号连通孔，则可以例如解决垂直连通孔上的信号完整性等相关问题。而遮蔽墙柱820a、822a、824a、826a电性耦合到导电柱810a侧壁表面的环绕面积的大小，也就是耦合面积的大小，必须大于导电柱810a投影到该些遮蔽墙柱820a、822a、824a、826a表面面积，而具有遮蔽或是阻隔位于遮蔽墙柱820a、822a、824a、826a的凹面另一侧面的电场强度。
如图8(B)，剖面为圆形的导电柱810b，在其四周也可以配置两个剖面为凹面向导电柱810b的遮蔽墙柱820b与822b。如图8(C)，剖面为圆形的导电柱810c，在其四周也可以配置四个剖面为长方形的遮蔽墙柱820c、822c、824c、826c。
图8(D)则是导电柱810d与遮蔽墙柱820剖面形状近似半月形的几何形状，而各自的凹面对面相面。而图8(E)则是剖面形状近似半月形的导电柱810e与遮蔽墙柱820面对面配置，而在其周围更加上四个剖面形状近似半月形的遮蔽墙柱830、832、834、836。
此遮蔽墙柱配置并环绕上述导电柱侧壁，而电性耦合到上述导电柱侧壁表面至少一环绕面积。该环绕面积的大小决定于导电柱在通过电流时所产生的电场分布。而遮蔽墙柱电性耦合到导电柱侧壁表面的环绕面积的大小，也就是耦合面积的大小，必须大于导电柱投影到遮蔽墙柱表面的面积，而具有遮蔽或是阻隔位于遮蔽墙柱面对导电柱的另一侧面的电场强度。
图9A～9H硅衬底实施例
本发明所提出的内连线结构包括成对或成组式配置的导电柱及遮蔽墙柱结构，其制造方法的多个实施例其中之一，请参照图9A～9H。在此是以硅衬底为实施例，而形成多个导电柱及遮蔽墙柱成对或成组的结构，以达到本发明所提出的内连线结构。
请参照图9A，提供一硅衬底(Silicon Wafer)910，通过掩膜(Mask)工艺，将所需要刻蚀的部分露出来，并进行刻蚀步骤(Etching Process)后，形成多个孔洞，其中至少包括用于形成导电柱与遮蔽墙柱的孔洞912与914。而后再移除掩膜。采用上述的步骤，可以定义出不同形状的导电柱及遮蔽墙柱外型。因此，可以达成本发明所提出的连通孔结构。
请参照图9B，进行绝缘层的注入，例如使用热氧化工艺(ThermalOxidation Process)。该步骤包括在硅衬底910上进行氧化(Oxidation)流程，在表面上形成一层二氧化硅(SiO2)层。在另一实施例中，也可以采用等离子体辅助化学气相沉积(Plasma-Enhanced Chemical VaporDeposition，PECVD)法进行例如二氧化硅(SiO2)层的沉积与成形。经过绝缘层的注入，在孔洞912与914内形成一绝缘层920。
接着请参照图9C，在孔洞912与914内形成导体，例如使用溅射方式形成铜种子层(Copper Seed)，包括铜(Cu)与钛(Ti)。而后利用电镀工艺(Plating process)将孔洞912内的金属镀满。电镀的过程中，可以通过掩膜工艺，将需要电镀的部分裸露出来，在进行完电镀步骤后再将掩膜移除，并随后以微刻蚀(Micro-etching)方法将正表面很薄的金属种子层(Seed Metal)去除，形成连通孔凸块主体930与932。
而后，如图9D，为了获得平坦的TSV表面及较薄的表面导体厚度，可以视需要在工艺中通过化学机械研磨工艺(Chemical MechanicalPolishing，CMP)工艺进行研磨工艺将TSV表面导体的厚度磨薄。
接着如图9E，将硅衬底910底部背面(形成绝缘层920的另一对应表面)进行研磨，例如采用化学机械研磨工艺(CMP)工艺，使研磨后硅衬底910a的导电柱结构与遮蔽墙柱结构底部表面裸露，例如导电柱935与遮蔽墙柱937的底部裸露。这样可以将整个芯片的厚度减少相当多，减少到达例如50微米(μm)，甚至到达25微米(μm)或更薄。
随后如图9F，进行氧化(Oxidation)步骤，在硅衬底910a底部背面形成一层绝缘层940，例如二氧化硅(SiO2)层。此时，在原来的硅衬底910a表面(原形成绝缘层920的表面)，必须以掩膜或是其它暂时的载体(Temporary Carrier)保护，以免对原来已经形成的图案(Pattern)有所影响或损坏。
而后，在硅衬底910a底部背面进行化学机械研磨工艺(CMP)工艺，导电柱935与遮蔽墙柱937的底部裸露再次露出，以便作为导电柱935与遮蔽墙柱937另一端的导电柱垫与遮蔽墙柱垫，以作为电性连接的用途。而后如图9H，在导电柱935与遮蔽墙柱937的底部形成导电柱垫938与遮蔽墙柱垫939。
通过上述图9A～9H的工艺，可以形成本发明所提出的内连线结构，包括一或多对或多组导电柱及遮蔽墙柱结构。
而如图9I所示，为说明硅衬底的多层结构中，包括本发明多个实施例其中之一的内连线结构。与图9A～9H相同的元件采用相同的标号表示，不再赘述。
在该硅衬底911中，内连线结构包括形成于绝缘层920其中的一表面921上的信号线路950，而绝缘层920的另一表面面向硅衬底911内部。内连线结构更包括位于绝缘层922其中的一表面923上的信号线路952，而绝缘层922的另一表面面向硅衬底911内部。信号线路950电性连接到第一导电柱结构，信号线路952电性连接到第二导电柱结构。该第一导电柱结构包括导电柱935与其两端的导电柱垫934与938。第二导电柱结构包括导电柱975与其两端的导电柱垫974与978。而第一导电柱结构与第二导电柱结构通过导体954电性连接。
前述本发明所提出的内连线结构，包括一或多对或多组导电柱及遮蔽墙柱结构。因此，第一导电柱结构具有对应的一第一遮蔽墙柱结构，而第二导电柱结构具有对应的一第二遮蔽墙柱结构。如图所示，第一遮蔽墙柱结构包括遮蔽墙柱937以及两端的遮蔽墙柱垫936与939。第二遮蔽墙柱结构包括遮蔽墙柱977以及两端的遮蔽墙柱垫976与979。而第一遮蔽墙柱结构与第二遮蔽墙柱结构电性连接到一参考导电层，例如电源层或是接地层两种其中之一。
虽然本发明已以实施例公开如上，然其并非用于限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作细微的更改与修正，故本发明的保护范围当视权利要求所界定者为准。

Claims (35)

1.一种内连线结构，其特征在于，设置于第一导电层与第二导电层之间，其中该第一导电层与该第二导电相互平行，该第一导电层与该第二导电层分别包括一第一信号线与一第二信号线，该内连线结构包括：
一导电柱，穿行于该第一导电层与第二导电层之间，该导电柱电性连接到该第一信号线与该第二信号线；以及
一遮蔽墙柱，设置于该第一导电层与第二导电层之间，并电性连接到一参考导线，其中，该遮蔽墙围绕该导电柱位于该第一导电层与该第二导电层之间外围的局部区域，并且电性耦合到该导电柱。
2.根据权利要求1所述的内连线结构，其特征在于，该导电柱穿行于该第一导电层与该第二导电层之间的形状为一第一几何形状，该遮蔽墙柱穿行于该第一导电层与该第二导电层之间的形状为一第二几何形状，其中该第一几何形状不同于该第二几何形状。
3.根据权利要求2所述的内连线结构，其特征在于，该导电柱穿行于该第一导电层与该第二导电层之间的形状为圆形。
4.根据权利要求2所述的内连线结构，其特征在于，该第一几何形为圆形，而该第二几何形状为半月形，该半月形的凹处面向或背向该导电柱。
5.根据权利要求2所述的内连线结构，其特征在于，该遮蔽墙柱面向该导电柱至少一第一面积，其中该第一面积大于该导电柱投射到该遮蔽墙柱的一第二面积，其中，该第一面积具有遮蔽除了该导电柱面向该遮蔽墙柱方向在该第二面积上的电场之外其它的区域。
6.根据权利要求1所述的内连线结构，其特征在于，该参考导线位于接地层或电源层其中之一，该接地层或该电源层平形于该第一导电层或该第二导电层两者或其中之一。
7.根据权利要求1所述的内连线结构，其特征在于，该参考导线位于该第二导电层，并与该第二信号线电性隔离，但电性连接到接地或电源电位其中之一。
8.根据权利要求1所述的内连线结构，其特征在于，该内连线结构包括多个该些遮蔽墙柱，其中，该些遮蔽墙柱围绕该导电柱外围。
9.一种装置，包括一介质板以及如权利要求1所述的内连线结构，其中该内连线结构配置在该介质板。
10.根据权利要求9所述的装置，其特征在于，该介质板包括硅、玻璃、印刷电路板或陶瓷衬底其中之一。
11.一种装置，其特征在于，包括一硅板以及如权利要求1所述的内连线结构，其中，该硅板包括
一第一绝缘层与一第二绝缘层，在该硅板的一第一平面与一第二表面，其中该第一表面与该第二表面互相平行，其中，该第一导电层配置在该第一绝缘层的一侧，而相对另一侧则面向该硅板内，该第一导电层配置在该第一绝缘层上，其中，该第二导电层配置在该第二绝缘层的一侧，而相对另一侧则面向该硅板内，该第二导电层配置在该第二绝缘层上；
一第一穿孔与一第二穿孔，其中该导电柱配置于该第一穿孔内，而该遮蔽墙柱配置位于该第二穿孔内；
一第一绝缘介质，介于该第一穿孔侧壁与该导电柱之间；以及
一第二绝缘介质，介于该第二穿孔侧壁与该遮蔽墙柱之间，其中，
该第一穿孔、第二穿孔穿行于该硅板之间的形状分别为一第一几何形状与一第二几何形状，其中该第一几何形状不同于该第二几何形状。
12.根据权利要求11所述的装置，其特征在于，该第一几何形状为圆形。
13.根据权利要求11所述的装置，其特征在于，该第一几何形为圆形，而该第二几何形状为半月形，该半月形的凹处面向或背向该导电柱。
14.一种内连线结构，其特征在于，设置于相互平行的一第一导电层与一第二导电层之间，其中该第一导电层包括一信号线，该内连线结构包括：
一导电柱，穿行于该第一导电层与该第二导电层之间，该导电柱连接该第一导电层的该信号线；以及
一遮蔽墙柱，设置于该第一导电层与该第二导电层之间，该遮蔽墙柱围绕该导电柱外围的局部区域，并且电性耦合到该导电柱。
15.根据权利要求14所述的内连线结构，其特征在于，该导电柱穿行于该第一导电层与该第二导电层之间的形状为一第一几何形状，该遮蔽墙柱穿行于该第一、第二导电层与该参考导电层之间的形状为一第二几何形状，其中该第一几何形状不同于该第二几何形状。
16.根据权利要求15所述的内连线结构，其特征在于，该导电柱穿行于该第一、第二导电层与该参考导电层之间的形状为圆形。
17.根据权利要求15所述的内连线结构，其特征在于，该第一几何形为圆形，而该第二几何形状为半月形，该半月形的凹处面向或背向该导电柱。
18.根据权利要求14所述的内连线结构，其特征在于，该内连线结构包括多个该些遮蔽墙柱，其中，该些遮蔽墙柱围绕该导电柱外围。
19.一种线路结构，其特征在于，包括：
一第一导电层，包括一第一信号线；
一第二导电层，包括一第二信号线，其中该第二导电层平行于该第一导电层；
一参考导线，位于该第一、第二导电层之间；
一导电柱，穿行于该第一导电层与该第二导电层之间，该导电柱连接该第一导电层的该第一信号线与该第二信号线，而与该参考导线电性隔离；以及
一遮蔽墙柱，设置于该第一导电层与该第二导电层之间，并电性连接到该参考导线，其中，该遮蔽墙柱围绕该导电柱外围的局部区域，并且电性耦合到该导电柱。
20.根据权利要求19所述的线路结构，其特征在于，该导电柱穿行于该第一导电层与该第二导电层之间的形状为一第一几何形状，该遮蔽墙柱穿行于该第一导电层与该第二导电层之间的形状为一第二几何形状，其中该第一几何形状不同于该第二几何形状。
21.根据权利要求20所述的线路结构，其特征在于，该导电柱穿行于该第一导电层与该第二导电层之间的形状为圆形。
22.根据权利要求20所述的线路结构，其特征在于，该第一几何形为圆形，而该第二几何形状为半月形，该半月形的凹处面向或背向该导电柱。
23.根据权利要求19所述的线路结构，其特征在于，该参考导线位于接地层或电源层其中之一，而该接地层或该电源层介于该第一导电层与该第二导电层之间。
24.根据权利要求19所述的线路结构，其特征在于，该参考导线位于该第二导电层，并与该第二信号线电性隔离，但电性连接到接地或电源电位其中之一。
25.根据权利要求19所述的线路结构，其特征在于，该内连线结构包括多个该些遮蔽墙柱，其中，该些遮蔽墙柱围绕该导电柱外围。
26.一种防护内连线结构电磁干扰的方法，其特征在于，包括：
在一硅板形成一第一穿孔与一第二穿孔，其中该第一穿孔与该第二穿孔穿行于该硅板的一第一平面与第二平面之间，其中，该第一平面与该第二平面互相平行；
在该第一穿孔内形成一导电柱与介于该第一穿孔侧壁与该导电柱之间的一第一绝缘介质；
在该第二穿孔内形成一遮蔽墙柱与介于该第二穿孔侧壁与该遮蔽墙柱之间的一第二绝缘介质；以及
在该硅板的该第一平面与该第二平面分别形成一第一导电线层与一第二导电层，其中该第一导电层包括一第一信号线，该第二导电层包括一第二信号线；以及
在该硅板内形成一参考导线，其中该遮蔽墙柱电性连接到该参考导线，
其中，该导电柱连接该第一导电层的该第一信号线与该第二导电层的该第二信号线，该遮蔽墙柱围绕该导电柱外围的局部区域，并且电性耦合到该导电柱。
27.根据权利要求26所述的防护内连线结构电磁干扰的方法，其特征在于，该第一穿孔用于连通的穿孔形状为一第一几何形状，而该第二穿孔用于连通的穿孔形状为一第二几何形状，而该第一几何形状不同该第二几何形状。
28.根据权利要求26所述的防护内连线结构电磁干扰的方法，其特征在于，该参考导线位于接地层或电源层其中之一，而该接地层或该电源层介于该第一导电层与该第二导电层之间。
29.根据权利要求26所述的线路结构，其特征在于，该参考导线位于该第二导电层，并与该第二信号线电性隔离，但电性连接到接地或电源电位其中之一。
30.一种内连线结构，其特征在于，设置于第一导电层、第二导电层与第三导电层之间，其中该第一导电层与该第三导电相互平行，该第一导电层与该第三导电层分别包括一第一信号线与一第二信号线，该内连线结构包括：
一导电柱，穿行于该第一、第二与第三导电层之间，该导电柱电性连接到该第一信号线与该第二信号线；以及
一第一遮蔽墙柱，设置于该第一导电层与该第二导电层之间，并电性连接到该第二导电层，其中，该遮蔽墙围绕该导电柱位于该第一导电层与该第二导电层之间外围的局部区域，并且电性耦合到该导电柱；以及
一第二遮蔽墙柱，设置于该第二导电层与该第三导电层之间，并电性连接到该第二导电层，其中，该遮蔽墙围绕该导电柱位于该第二导电层与该第三导电层之间外围的局部区域，并且电性耦合到该导电柱。
31.根据权利要求30所述的内连线结构，其特征在于，该导电柱穿行于该第一、第二与第三导电层之间的形状为一第一几何形状，该第一遮蔽墙柱穿行于该第一导电层与该第二导电层之间的形状为一第二几何形状，该第二遮蔽墙柱穿行于该第二导电层与该第三导电层之间的形状为一第三几何形状，其中该第一几何形状不同于该第二、第三几何形状。
32.根据权利要求31所述的内连线结构，其特征在于，该第一几何形为圆形，而该第二、第三几何形状为半月形，其中该半月形的凹处面向或背向该导电柱。
33.一种内连线结构，其特征在于，设置于第一导电层、第二导电层、第三导电层与第四导电层之间，其中该第一导电层与该第四导电相互平行，该第一导电层与该第四导电层分别包括一第一信号线与一第二信号线，该内连线结构包括：
一导电柱，穿行于该第一、第二、第三与第四导电层之间，该导电柱电性连接到该第一信号线与该第二信号线，并与该第二、第三导电层电性隔离；以及
一第一遮蔽墙柱，设置于该第一导电层与该第二导电层之间，并电性连接到该第二导电层，该第一遮蔽墙围绕该导电柱位于该第一导电层与该第二导电层之间外围的局部区域，并且电性耦合到该导电柱；以及
一第二遮蔽墙柱，设置于该第二导电层与该第三导电层之间，并电性连接到该第二导电层或该第三导电层其中之一，该第二遮蔽墙围绕该导电柱位于该第二导电层与该第三导电层之间外围的局部区域，并且电性耦合到该导电柱；以及
一第三遮蔽墙柱，设置于该第三导电层与该第四导电层之间，并电性连接到该第三导电层，该第三遮蔽墙围绕该导电柱位于该第三导电层与该第四导电层之间外围的局部区域，并且电性耦合到该导电柱。
34.根据权利要求33所述的内连线结构，其特征在于，该导电柱穿行于该第一、第二、第三与第四导电层之间的形状为一第一几何形状，该第一遮蔽墙柱穿行于该第一导电层与该第二导电层之间的形状为一第二几何形状，该第二遮蔽墙柱穿行于该第二导电层与该第三导电层之间的形状为一第三几何形状，该第三遮蔽墙柱穿行于该第三导电层与该第四导电层之间的形状为一第四几何形状，其中该第一几何形状不同于该第二、第三、第四几何形状。
35.根据权利要求34所述的内连线结构，其特征在于，该第一几何形为圆形，而该第二、第三、第四几何形状为半月形，其中该半月形的凹处面向或背向该导电柱。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104582236A (zh) * 2013-10-17 2015-04-29 北大方正集团有限公司 一种印制电路板pcb及制作方法
CN106356349A (zh) * 2015-07-17 2017-01-25 财团法人工业技术研究院 电路结构
CN110933835A (zh) * 2018-09-19 2020-03-27 株式会社东芝 印刷电路板

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159625B1 (en) * 2011-01-27 2015-10-13 Amkor Technology, Inc. Semiconductor device
US9860985B1 (en) * 2012-12-17 2018-01-02 Lockheed Martin Corporation System and method for improving isolation in high-density laminated printed circuit boards
TWI484876B (zh) 2013-12-20 2015-05-11 Ind Tech Res Inst 具傳輸孔之電路板及其製造方法
JP6822100B2 (ja) * 2016-11-28 2021-01-27 富士通株式会社 ビアモデル生成プログラム、ビアモデル生成方法及び情報処理装置
US10405418B2 (en) 2016-12-21 2019-09-03 Industrial Technology Research Institute Differential signal transmitting circuit board
JP2021007115A (ja) * 2017-08-17 2021-01-21 株式会社村田製作所 多層基板
CN107403660A (zh) * 2017-09-15 2017-11-28 贵州固达电缆有限公司 一种医用四芯屏蔽电缆
WO2019174007A1 (zh) 2018-03-15 2019-09-19 华为技术有限公司 连接板、电路板组件及电子设备
US10763203B1 (en) * 2019-02-08 2020-09-01 Nxp B.V. Conductive trace design for smart card

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224376A1 (en) * 2008-03-07 2009-09-10 Choi Bok Kyu Circuit board having conductive shield member and semiconductor package using the same
US20100019859A1 (en) * 2008-07-28 2010-01-28 Bosch Security Systems, Inc. Multilayer Microstripline Transmission Line Transition

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074283U (ja) 1983-10-26 1985-05-24 富士写真フイルム株式会社 磁気テ−プカセツト
US4622527A (en) 1985-06-20 1986-11-11 Rca Corporation Isolation of RF signals in a RF shield aperture
JP2601128B2 (ja) 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
US5451720A (en) 1994-03-23 1995-09-19 Dell Usa, L.P. Circuit board thermal relief pattern having improved electrical and EMI characteristics
US5586011A (en) 1994-08-29 1996-12-17 At&T Global Information Solutions Company Side plated electromagnetic interference shield strip for a printed circuit board
US6324907B1 (en) 1999-11-29 2001-12-04 Microtronic A/S Flexible substrate transducer assembly
US6490379B2 (en) * 2001-05-07 2002-12-03 Corning Incorporated Electrical transmission frequency of SiOB
US7091424B2 (en) * 2002-10-10 2006-08-15 International Business Machines Corporation Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
US7209368B2 (en) * 2003-01-30 2007-04-24 Endicott Interconnect Technologies, Inc. Circuitized substrate with signal wire shielding, electrical assembly utilizing same and method of making
TWI245592B (en) * 2004-01-12 2005-12-11 Advanced Semiconductor Eng Circuit substrate
US7154047B2 (en) * 2004-02-27 2006-12-26 Texas Instruments Incorporated Via structure of packages for high frequency semiconductor devices
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US7394458B2 (en) 2004-09-24 2008-07-01 Apple Inc. Low EMI capacitive trackpad
KR100598118B1 (ko) 2005-01-12 2006-07-10 삼성전자주식회사 적층형 인쇄회로기판
US7545662B2 (en) 2005-03-25 2009-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for magnetic shielding in semiconductor integrated circuit
TWM308600U (en) 2006-08-04 2007-03-21 Askey Computer Corp High frequency circuit board device with synchronic test function
US7564115B2 (en) 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
TWI345243B (en) * 2007-08-14 2011-07-11 Ind Tech Res Inst Inter-helix inductor devices
TW200926521A (en) 2007-12-03 2009-06-16 Advanced Connection Tech Inc Circular polarization antenna
US8486823B2 (en) 2008-03-07 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming through via
US7776741B2 (en) 2008-08-18 2010-08-17 Novellus Systems, Inc. Process for through silicon via filing
KR101444708B1 (ko) * 2009-12-15 2014-09-26 한국전자통신연구원 인덕터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090224376A1 (en) * 2008-03-07 2009-09-10 Choi Bok Kyu Circuit board having conductive shield member and semiconductor package using the same
US20100019859A1 (en) * 2008-07-28 2010-01-28 Bosch Security Systems, Inc. Multilayer Microstripline Transmission Line Transition

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104582236A (zh) * 2013-10-17 2015-04-29 北大方正集团有限公司 一种印制电路板pcb及制作方法
CN106356349A (zh) * 2015-07-17 2017-01-25 财团法人工业技术研究院 电路结构
CN106356349B (zh) * 2015-07-17 2019-07-30 财团法人工业技术研究院 电路结构
US10448501B2 (en) 2015-07-17 2019-10-15 Industrial Technology Research Institute Circuit structure
CN110933835A (zh) * 2018-09-19 2020-03-27 株式会社东芝 印刷电路板
CN110933835B (zh) * 2018-09-19 2023-04-07 株式会社东芝 印刷电路板

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