CN102592967A - 半导体组件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体组件的细微图案的制造方法，此方法包含在基底上依序形成基础层、第一屏蔽图案以及第二屏蔽图案，第一屏蔽图案具有第一宽度的相同特征及倾斜侧壁，第二屏蔽图案具有第二宽度的相同特征，其中任两个相邻的倾斜侧壁之间的最小距离等于第二宽度。使用第一屏蔽图案作为蚀刻屏蔽，蚀刻基础层形成具有第二宽度的第一开口，形成填充层覆盖在基底上，移除第二屏蔽图案，在填充层内形成第二开口，然后经由第二开口蚀刻第一屏蔽图案与基础层形成第三开口，移除填充层与第一屏蔽图案形成基础层图案，其具有第三宽度的相同特征，其中第三宽度等于第二宽度。

Description

半导体组件及其制造方法
技术领域
本发明涉及半导体组件的制造方法，特别涉及使用先进的双图案制程制造半导体组件的细微图案。
背景技术
为了将更多的组件整合至更小的面积内，需降低个别组件的尺寸，为了达到半导体组件的更高度整合，在半导体组件的制造中必须将图案微型化。近年来，半导体组件的制造技术持续地发展并改进，以降低图案的间距，此间距为图案的基本特征的宽度与任两个相邻的特征之间的间隙宽度的总和。
微影技术是目前用于制造高度整合的半导体组件的技术之一，近年来，因为使用微影技术可以达到的分辨率已到达其极限值，因此使用微影技术在基底上转移制作的图案的最小间距已经达到极限，在半导体组件的制造过程中，即使使用浸润式微影制程，也很难在单一的曝光制程中藉由1.0或更小的数值孔径(numerical aperture；NA)的ArF曝光设备形成50nm或尺寸更小的线与间隔的图案。
为了改进微影制程的分辨率并增加制程的宽裕度(processmargin)，已经发展出各种形成图案的技术以克服微影技术的分辨率极限。在传统的双图案制程(double patterning process)中，使用双曝光制程(double exposure process)将图案曝光两次以得到细微的图案(finepattern)，此传统的双图案制程包含曝光与蚀刻出第一图案，其具有的间隔(space)为所需间隔的两倍，然后曝光与蚀刻出第二图案，其在第一图案的特征(feature)之间具有相同的间隔。由于在整个晶圆上第二曝光制程与第一曝光制程之间的重叠(overlay)程度很难精确地控制，因此当使用传统的双图案制程时，半导体组件的细微图案的关键尺寸(critical dimension；CD)的均匀度很差。
在另一种传统的双图案制程中，首先，使用微影制程形成具有重复特征的图案化屏蔽，因为受限于微影制程的分辨率，这些特征以一较大间距(pitch)隔开，接着，在每一特征的相反侧形成间隙物(spacer)，然后使用间隙物与重复特征一起作为硬屏蔽，对图案化屏蔽底下的层进行蚀刻，形成细微的图案。然而，在每个特征侧边形成的间隙物通常不均匀，因此，很难利用传统的双图案制程控制整个晶圆上的细微图案的关键尺寸与关键尺寸的均匀度。再者，在传统的双图案制程中，在使用间隙物作为硬屏蔽之后需要除去间隙物，因此，此传统的技术会增加所需的制程步骤数量并增加制造的成本。
因此，业界极需一种用于制造半导体组件的细微图案的先进双图案制程，其可以克服上述问题。
发明内容
本发明提供半导体组件是细微图案的制造方法，依据本发明所公开的方法，细微图案的关键尺寸可缩小，而不需要进行间隙物衬垫沉积制程与间隙物蚀刻制程。此外，依据本发明所公开的方法，细微图案的关键尺寸可精确地控制，且可提升细微图案的关键尺寸的均匀度。
本发明一实施例的方法包括在基底上依序形成基础层、第一屏蔽图案以及第二屏蔽图案，第一屏蔽图案具有多个第一宽度的相同特征且具有倾斜侧壁，第二屏蔽图案具有多个第二宽度的相同特征，第一屏蔽图案的任两个相邻的倾斜侧壁之间的最小距离等于第二屏蔽图案的第二宽度。使用第一屏蔽图案作为蚀刻屏蔽，蚀刻基础层形成在其中的多个具有第二宽度的第一开口，形成填充层覆盖基底，然后移除第二屏蔽图案，在填充层内形成多个第二开口，经由这些第二开口蚀刻第一屏蔽图案与基础层，形成多个第三开口，然后移除填充层与第一屏蔽图案，形成基础层图案，其具有多个第三宽度的相同特征，其中基础层图案的这些特征的第三宽度等于第二宽度。
在一实施例中提供了半导体组件，此半导体组件包括基底，以及设置于基底上的具有多个相同特征的基础层图案，其中这些特征彼此间隔一间距，沟槽介于任两个相邻的特征之间，且任两个相邻的沟槽具有不同的深度。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附图式，作详细说明。
附图说明
图1A-1I显示依据本发明的一个实施例，制造半导体组件的细微图案的中间阶段的剖面示意图；
图2A-2J显示依据本发明的另一个实施例，制造半导体组件的细微图案的中间阶段的剖面示意图。
主要组件符号说明
100～基底；             102～蚀刻停止层；
104～基础层；           104’～基础层图案；
105、107、111～细微图案的沟槽；
106～第一屏蔽层；       106’～第一屏蔽图案；
108～第二屏蔽层；       108’～第二屏蔽图案；
109、113～基底内的沟槽；110～介电抗反射涂层；
112～底部抗反射涂层；   114～第一光阻图案；
114’～第二光阻图案；   116～第一衬垫层；
118～第二衬垫层；
120、130、140、150、160～开口；
122～填充层。
具体实施方式
本发明的实施例提供使用先进的双图案制程制造半导体组件的细微图案的方法，依据此实施例可得到细微的图案(fine pattern)，而不需要进行在传统的双图案制程中所使用的间隙物沉积制程与间隙物蚀刻制程。此细微图案具有多个相同的特征(feature)，这些特征彼此之间以一间距(pitch)隔开，此间距等于或小于对于半导体组件的细微图案的关键尺寸的微影制程的分辨率极限。此外，依据此实施例，可精确地控制细微图案的关键尺寸，且细微图案的关键尺寸的均匀度比传统的双图案制程更好。
图1A-1I显示依据本发明的一个实施例，制造半导体组件的中间阶段的剖面示意图，参阅图1A，首先提供基底100，基底100可以是半导体基底、玻璃基底或绝缘层上的硅(silicon-on-insulator：SOI)基底，然后，在基底100上依序形成蚀刻停止层102、基础层(base layer)104、第一屏蔽层106、第二屏蔽层108、介电抗反射涂层(dielectricanti-reflective coating；DARC)110以及底部抗反射涂层(bottomanti-reflective coating；BARC)112，其中蚀刻停止层102、介电抗反射涂层110与底部抗反射涂层112可选择性地形成在基底上。在一实施例中，蚀刻停止层102可由氮化硅(SiN)形成，基础层104可由多晶硅或任何其它适合形成半导体组件的细微图案的材料所形成，第一屏蔽层106可以是氧化硅层或氮化硅层，第二屏蔽层108可以是碳化硅层，介电抗反射涂层110与底部抗反射涂层112可由氮氧化硅或其它合适的无机材料形成。然后，利用微影制程在底部抗反射涂层112上形成第一光阻图案114，第一光阻图案114具有多个相同的特征，这些特征的宽度为1F，其中1F为对于半导体组件的细微图案的关键尺寸的微影制程的分辨率极限，在第一光阻图案114的任两个相邻的特征之间的距离也等于1F。
参阅图1B，将第一光阻图案114的特征宽度从1F缩减至0.5F，形成第二光阻图案114’。在一实施例中，可通过使用Cl2与O2为蚀刻剂的电浆蚀刻制程将第一光阻图案114缩减，所得到的第二光阻图案114’具有多个相同的特征，其宽度为0.5F，并且第二光阻图案114’的任两个相邻的特征之间的距离等于1.5F。
参阅图1C，使用第二光阻图案114’作为蚀刻屏蔽，对介电抗反射涂层110、底部抗反射涂层112以及第二屏蔽层108进行蚀刻，然后，在第一屏蔽层106上形成第二屏蔽图案108’，并且部分的介电抗反射涂层110残留在第二屏蔽图案108’上。第二屏蔽图案108’具有与第二光阻图案114’相同的图案，也就是说，第二屏蔽图案108’具有多个相同的特征，其宽度为0.5F，并且第二屏蔽图案108’的任两个相邻的特征之间的距离等于1.5F。在一实施例中，可通过使用CF4、CH2F2与O2为蚀刻剂的干蚀刻制程对介电抗反射涂层110及底部抗反射涂层112进行蚀刻，而第二屏蔽层108则通过使用SO2与O2为蚀刻剂的干蚀刻制程进行蚀刻，在一实施例中，第二屏蔽层108的厚度可约为200nm。
参阅图1D，使用第二屏蔽图案108’作为蚀刻屏蔽，对第一屏蔽层106进行蚀刻，形成第一屏蔽图案106’，暴露出一部份的基础层104。如图1D所示，从剖面的角度观察，第一屏蔽图案106’具有多个相同的梯形特征，其具有倾斜的侧壁，梯形特征的顶端宽度等于0.5F，并且其底部宽度等于1.5F，第一屏蔽图案106’的任两个相邻的倾斜侧壁之间的最小距离等于0.5F，即等于第二屏蔽图案108’的特征的宽度。在一实施例中，可通过使用CF4、CH2F2与O2为蚀刻剂的干蚀刻制程对第一屏蔽层106进行蚀刻，在一实施例中，第一屏蔽层106的厚度可约为160-200nm。在蚀刻第一屏蔽层106的步骤期间，残留在第二屏蔽图案108’上的介电抗反射涂层110也会被移除。
接着，在第二屏蔽图案108’上、第一屏蔽图案106’的倾斜侧壁上以及基础层104暴露出来的表面上顺应性地形成第一衬垫层116。在一实施例中，第一衬垫层116可利用沉积制程由TiN或其它合适的材料形成。第一衬垫层116可保护第二屏蔽图案108’以及第一屏蔽图案106’，避免其在后续制程期间受到损伤。
参阅图1E，移除一部份的第一衬垫层116，暴露出底下的基础层104，然后使用第一屏蔽图案106’作为蚀刻屏蔽，对基础层104进行蚀刻，在基础层104内形成开口120，并且暴露出蚀刻停止层102。在一实施例中，可通过使用NF3为蚀刻剂的干蚀刻制程对基础层104进行蚀刻。在一实施例中，第一屏蔽层106与基础层104的蚀刻选择比可约为1∶10。在此实施例中，由于蚀刻停止层102形成于基底100上，因此可对基础层104蚀刻直到抵达蚀刻停止层102为止。
参阅图1F，在开口120的侧壁与底部上顺应性地形成第二衬垫层118，在一实施例中，第二衬垫层118可利用沉积制程由TiN或其它合适的材料形成，第二衬垫层118的材料可以与第一衬垫层116的材料相同或不同。然后，利用全面性的沉积制程形成填充层122，覆盖在基底100上。接着，在填充层122上进行化学机械研磨制程，直到抵达第二屏蔽图案108’的顶端表面上的第一衬垫层116为止。在一实施例中，填充层122可利用化学气相沉积制程，由钨或其它合适的填充材料形成，第二屏蔽图案108’之间的空间、第一屏蔽图案106’之间的空间以及开口120都被填充层122填充。在一实施例中，第二屏蔽层108与填充层122的蚀刻选择比大于1。
参阅图1G，移除在第二屏蔽图案108’的顶端表面上的第一衬垫层116，然后移除第二屏蔽图案108’，在填充层122内形成开口130。在一实施例中，可通过剥除制程或使用O2为蚀刻剂的干蚀刻制程移除第二屏蔽图案108’。
参阅图1H，经由开口130(如图1G所示)对第一屏蔽图案106’及基础层104进行非等向性的蚀刻，直到抵达蚀刻停止层102为止，以形成开口140。在一实施例中，可通过使用CF4、CH2F2与O2为蚀刻剂的干蚀刻制程对第一屏蔽图案106’进行蚀刻，然后使用NF3为蚀刻剂的干蚀刻制程对基础层104进行蚀刻。
参阅图1I，最后将填充层122、第一衬垫层116、第二衬垫层118以及第一屏蔽图案106’完全移除，在基底100上方的蚀刻停止层102上留下基础层图案104’。在一实施例中，可利用湿式蚀刻制程移除填充层122、第一衬垫层116、第二衬垫层118以及第一屏蔽图案106’，所得到的基础层图案104’具有多个相同的特征，其宽度为0.5F，等于第二屏蔽图案108’的特征的宽度。基础层图案104’的特征彼此以间距1F隔开，也就是说，基础层图案104’的任两个相邻的特征之间的距离等于0.5F。
依据此实施例可得到半导体组件的细微图案，其具有相同的特征，宽度为0.5F，且彼此以间距1F隔开，这些特征的宽度及间距可等于或小于利用传统的双图案制程所得到的结果。在此实施例中，由于蚀刻停止层102形成于基础层104与基底100之间，因此形成于基础层图案104’的任两个相邻的特征之间的每一沟槽具有相同的深度。此外，依据此实施例，可通过无间隙物且无额外的光罩的方式制造半导体组件的细微图案。
接着，参阅图2A-2J，其显示依据本发明的另一个实施例，制造半导体组件的细微图案的中间阶段的剖面示意图。在此实施例中，在基础层104与基底100之间不形成蚀刻停止层，在基底100上所形成的各层的材料以及形成这些层的部分制程可以与图1A-1I所述的实施例相同，在此不再重述以简化说明。参阅图2A-2D，形成基础层104、第一屏蔽层106、第二屏蔽层108、介电抗反射涂层(DARC)110、底部抗反射涂层(BARC)112以及光阻图案114与114’的材料与制程可以与上述第1A-1B图所述相同。此外，第二屏蔽图案108’与第一屏蔽图案106’的尺寸以及制程也可以与上述图1C-1D所述相同。
参阅图2E，使用第一屏蔽图案106’作为蚀刻屏蔽，对基础层104进行蚀刻，形成开口150，在此实施例中，由于基础层104与基底100之间不形成蚀刻停止层，因此基础层104与基底100可以被蚀刻，直到抵达在基底100内的特定深度处。
参阅图2F，在开口150(如图2E所示)的侧壁与底部上顺应性地形成第二衬垫层118，在一实施例中，第二衬垫层118可利用沉积制程，由TiN或其它合适的材料形成，第二衬垫层118的材料可以与第一衬垫层116的材料相同或不同。然后，通过全面性的沉积制程形成填充层122，覆盖在基底100上。接着，在填充层122上进行化学机械研磨制程，暴露出设置在第二屏蔽图案108’的顶端表面上的第一衬垫层116。在一实施例中，填充层122可利用化学气相沉积制程，由钨或其它合适的填充材料形成，第二屏蔽图案108’之间的空间、第一屏蔽图案106’之间的空间以及开口150都被填充层122填充。在一实施例中，第二屏蔽层108与填充层122的蚀刻选择比大于1。
参阅图2G，移除在第二屏蔽图案108’的顶端表面上的第一衬垫层116，然后移除第二屏蔽图案108’，在填充层122内形成开口130。在一实施例中，可利用剥除制程或使用O2为蚀刻剂的干蚀刻制程移除第二屏蔽图案108’。
参阅图2H，经由开口130(如图2G所示)对第一屏蔽图案106’、基础层104以及一部份的基底100进行非等向性的蚀刻，在一实施例中，基底100被蚀刻直到抵达在基底100内的特定深度处，形成开口160。开口160在基底100内的深度与开口150在基底100内的深度不同(如图2E所示)，为了在基底100内形成深沟槽，填充层122为具有高选择比的屏蔽，例如为金属屏蔽。
参阅图2I，将填充层122、第一衬垫层116、第二衬垫层118以及第一屏蔽图案106’完全移除，在基底100上留下基础层图案104’。在一实施例中，可利用湿式蚀刻制程移除填充层122、第一衬垫层116、第二衬垫层118以及第一屏蔽图案106’，所得到的基础层图案104’具有多个相同的特征，其宽度为0.5F，这些特征彼此以间距1F隔开，也就是说，基础层图案104’的任两个相邻的特征之间的距离等于0.5F。此外，依据此实施例，形成于两个相邻的特征之间的沟槽107的深度与另一个与沟槽107间隔的沟槽111的深度不同，因此，可以得到具有多个不同深度的沟槽的半导体组件的细微图案。
参阅图2J，移除基底100上的基础层图案104’，留下具有多个不同深度的沟槽109及113的基底100，可在基底100内的这些沟槽109及113内填充绝缘材料，例如氮化硅或氧化硅，通过在基底100内形成具有不同深度的隔绝结构(图中未示出)。此外，在基底100内的这些隔绝结构具有相同的宽度0.5F，且彼此以间距1F隔开。
另外，依据此实施例所得到的半导体组件的细微图案具有相同的特征，其宽度为0.5F，且彼此以间距1F隔开，这些特征的宽度与间距可等于或小于利用传统的双图案制程所得到的结果。同样地，依据此实施例，半导体组件的细微图案可通过无间隙物且无额外光罩的方式制造而成。
前述实施例提供半导体组件的细微图案的制造方法，此细微图案具有多个相同的特征，这些特征彼此以一间距隔开，此间距等于或小于针对半导体组件的细微图案的关键尺寸的微影制程的分辨率极限，这些制造细微图案的方法为不需间隙物且不需额外光罩的制程，由此可提升细微图案的关键尺寸的控制性以及关键尺寸的均匀度。另外，这些制造半导体组件的细微图案的方法可控制在细微图案的特征之间的沟槽的深度。
虽然本发明已揭露了上述较佳实施例，然而上述实施例并不限定本发明，本领域技术人员应当了解，在不脱离本发明的精神和范围内，可做些许更动与润饰。因此，本发明的保护范围应当是后附的权利要求书所界定的范围。

Claims (20)

1.一种半导体组件的制造方法，包括：
在基底上依序形成基础层、第一屏蔽图案以及第二屏蔽图案，所述第一屏蔽图案具有多个具有第一宽度的相同的特征且具有倾斜侧壁，所述第二屏蔽图案具有多个具有第二宽度的相同的特征，其中任两个相邻的所述倾斜侧壁之间的最小距离等于所述第二宽度；
使用所述第一屏蔽图案作为蚀刻屏蔽，蚀刻所述基础层以形成多个具有所述第二宽度的第一开口；
形成填充层覆盖所述基底；
移除所述第二屏蔽图案，在所述填充层内形成多个第二开口；
经由所述多个第二开口蚀刻所述第一屏蔽图案与所述基础层，形成多个第三开口；以及
移除所述填充层和所述第一屏蔽图案，形成基础层图案，所述基础层图案具有多个具有第三宽度的相同的特征，其中所述基础层图案的所述特征的所述第三宽度等于所述第二宽度。
2.如权利要求1所述的半导体组件的制造方法，其中所述第一宽度为对于所述基础层图案的关键尺寸的微影制程的分辨率极限。
3.如权利要求1所述的半导体组件的制造方法，还包括在所述基础层与所述基底之间形成蚀刻停止层。
4.如权利要求3所述的半导体组件的制造方法，其中所述蚀刻所述基础层形成所述多个第一开口的步骤进行直到抵达所述蚀刻停止层。
5.如权利要求3所述的半导体组件的制造方法，其中所述蚀刻所述第一屏蔽图案与所述基础层形成所述多个第三开口的步骤进行直到抵达所述蚀刻停止层。
6.如权利要求3所述的半导体组件的制造方法，其中所述基础层图案在任两个相邻的所述多个特征之间具有沟槽，且每一沟槽具有相同的深度。
7.如权利要求1所述的半导体组件的制造方法，其中所述蚀刻所述基础层形成所述多个第一开口的步骤进行直到在所述基底内抵达第一深度。
8.如权利要求7所述的半导体组件的制造方法，其中所述蚀刻所述第一屏蔽图案与所述基础层形成所述多个第三开口的步骤进行直到在所述基底内抵达第二深度。
9.如权利要求8所述的半导体组件的制造方法，其中所述第一深度与所述第二深度不同。
10.如权利要求9所述的半导体组件的制造方法，其中所述基础层图案在任两个相邻的所述多个特征之间具有沟槽，且任两个相邻的所述沟槽具有不同的深度。
11.如权利要求1所述的半导体组件的制造方法，其中所述形成所述第一屏蔽图案与所述第二屏蔽图案的步骤包括：
在第二屏蔽层上形成第一光阻图案，具有多个具有宽度的相同的特征，所述宽度为所述第二宽度的两倍；
缩减所述第一光阻图案，形成第二光阻图案，具有多个具有宽度的相同的特征，其中所述第二光阻图案的所述宽度为所述第一光阻图案的所述宽度的一半；
使用所述第二光阻图案作为蚀刻屏蔽，蚀刻所述第二屏蔽层形成所述第二屏蔽图案；以及
使用所述第二屏蔽图案做为蚀刻屏蔽，蚀刻第一屏蔽层形成所述第一屏蔽图案。
12.如权利要求1所述的半导体组件的制造方法，在所述形成所述第一屏蔽图案的步骤之后，还包括在所述第一屏蔽图案的所述倾斜侧壁上、所述第二屏蔽图案上以及所述基础层的一部分上顺应性地形成第一衬垫层。
13.如权利要求12所述的半导体组件的制造方法，在所述使用所述第一屏蔽图案作为蚀刻屏蔽蚀刻所述基础层的步骤之前，还包括移除在所述基础层上的一部分的所述第一衬垫层。
14.如权利要求12所述的半导体组件的制造方法，在所述使用所述第一屏蔽图案作为蚀刻屏蔽蚀刻所述基础层形成所述多个第一开口的步骤之后，还包括在所述多个第一开口内顺应性地形成第二衬垫层。
15.如权利要求14所述的半导体组件的制造方法，在所述移除所述填充层和所述第一屏蔽图案的步骤期间，还包括移除所述第一衬垫层与所述第二衬垫层。
16.如权利要求1所述的半导体组件的制造方法，在所述形成所述填充层覆盖所述基底的步骤之后，还包括在所述填充层上进行化学机械研磨制程。
17.一种半导体组件，包括：
基底；以及
基础层图案，设置于所述基底上，具有多个相同的特征以及设置在任两个相邻的所述特征之间的沟槽，其中所述特征彼此间隔一间距，且任两个相邻的所述沟槽具有不同的深度。
18.如权利要求17所述的半导体组件，其中所述间距为对于所述基础层图案的关键尺寸的微影制程的分辨率极限。
19.如权利要求17所述的半导体组件，其中所述沟槽埋置在所述基底内。
20.如权利要求19所述的半导体组件，其中在所述基底内的任两个相邻的所述沟槽具有不同深度，且在所述基底内的所述沟槽具有相同的宽度，所述沟槽彼此间隔一间距，所述沟槽彼此间隔的间距为所述宽度的两倍。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701247A (zh) * 2013-12-05 2015-06-10 台湾积体电路制造股份有限公司 使用喇叭形间隔件的沟槽结构
CN110783180A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 用于形成光掩模的方法及半导体制造方法
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362119B2 (en) * 2014-04-25 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for integrated circuit design and fabrication
TWI552313B (zh) * 2015-02-26 2016-10-01 華邦電子股份有限公司 同時製作晶胞區與周邊區之半導體元件的方法
US10431492B1 (en) * 2018-05-28 2019-10-01 Nanya Technology Corporation Method of manufacturing a semiconductor structure
US10580656B2 (en) * 2018-07-06 2020-03-03 Infineon Technologies Ag Method of reducing trench depth variation from reactive ion etching process
CN113064321B (zh) * 2021-03-26 2023-06-02 福建省晋华集成电路有限公司 一种掩模板的制备方法、存储介质以及设备
TW202329235A (zh) * 2022-01-07 2023-07-16 南亞科技股份有限公司 具有不同深度特徵之半導體元件結構的製備方法
US11875994B2 (en) 2022-01-07 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with features at different levels

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060121721A1 (en) * 2004-12-08 2006-06-08 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
US20080057692A1 (en) * 2006-08-30 2008-03-06 Wells David H Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
CN101542685A (zh) * 2006-11-29 2009-09-23 美光科技公司 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060121721A1 (en) * 2004-12-08 2006-06-08 Samsung Electronics Co., Ltd. Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
US20080057692A1 (en) * 2006-08-30 2008-03-06 Wells David H Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
CN101542685A (zh) * 2006-11-29 2009-09-23 美光科技公司 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701247A (zh) * 2013-12-05 2015-06-10 台湾积体电路制造股份有限公司 使用喇叭形间隔件的沟槽结构
CN104701247B (zh) * 2013-12-05 2017-11-24 台湾积体电路制造股份有限公司 使用喇叭形间隔件的沟槽结构
CN110783180A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 用于形成光掩模的方法及半导体制造方法
CN110783180B (zh) * 2018-07-31 2022-04-15 台湾积体电路制造股份有限公司 用于形成光掩模的方法及半导体制造方法
US20220285240A1 (en) * 2020-07-10 2022-09-08 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers
US11462453B2 (en) * 2020-07-10 2022-10-04 Nanya Technology Corporation Semiconductor device with protection layers and method for fabricating the same
US11705380B2 (en) * 2020-07-10 2023-07-18 Nanya Technology Corporation Method for fabricating semiconductor device with protection layers

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