CN102549724A - 基板处理装置 - Google Patents

基板处理装置 Download PDF

Info

Publication number
CN102549724A
CN102549724A CN2009801611974A CN200980161197A CN102549724A CN 102549724 A CN102549724 A CN 102549724A CN 2009801611974 A CN2009801611974 A CN 2009801611974A CN 200980161197 A CN200980161197 A CN 200980161197A CN 102549724 A CN102549724 A CN 102549724A
Authority
CN
China
Prior art keywords
pulse
voltage pulse
voltage
switch
positive voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801611974A
Other languages
English (en)
Other versions
CN102549724B (zh
Inventor
宇井明生
林久贵
菊谷圭介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pange Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102549724A publication Critical patent/CN102549724A/zh
Application granted granted Critical
Publication of CN102549724B publication Critical patent/CN102549724B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146—Amplitude modulation, includes pulsing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

本发明涉及一种基板处理装置，其包括：腔室；配置于所述腔室内的第一电极；在所述腔室内与所述第一电极相对配置、保持基板的第二电极；对所述第二电极施加50MHz以上的频率的RF电压的RF电源；脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50n秒以下的正电压脉冲的电压波形。

Description

基板处理装置
技术领域
本发明涉及一种采用了等离子体的基板处理装置。
背景技术
平行平板型的基板处理装置中，对一对电极中的一个施加RF(高频)以产生等离子体，通过该等离子体对置于施加了RF的电极上、或者另一电极上的基板(Wafer)进行处理。
这里，为了抑制电荷累积损坏、局所异常蚀刻(开槽)，公开了施加脉冲状的正电压作为偏压的技术(参照专利文献1)。
【现有技术文献】
【专利文献】
【专利文献1】日本专利公开平08-264509号公报
发明内容
【发明要解决的技术问题】
但是，即使施加脉冲状的正电压，也并不一定能够进行有效的处理。
本发明的目的在于，提供一种能够进行有效的处理的基板处理装置。
【解决问题的技术手段】
本发明的实施方式所涉及的基板处理装置，包括：腔室；配置于所述腔室内的第一电极；
在所述腔室内与所述第一电极相对配置、保持基板的第二电极；对所述第二电极施加50MHz以上的频率的RF电压的RF电源；脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50n秒以下的正电压脉冲的电压波形。
【发明的效果】
根据本发明，可以提供一种能够进行有效的处理的基板处理装置。
附图说明
图1是本发明的一个实施方式的基板处理装置1的概略构成图。
图2是表示组合脉冲波形的一个实例的图。
图3是表示脉冲电源21的内部构成的一例的示意图。
图4是表示分解组合脉冲波形分解之后的状态的图。
图5是表示对晶片15进行处理时的状态的截面图。
图6是表示晶片15上的电压随时间变化的一例的图表。
图7是表示晶片15上流过的电子电流随时间变化的一例的图表。
图8是表示组合脉冲波形的一例的图表。
图9是表示晶片15上的电压随时间变化的一例的图表。
图10是将图9的一部分放大之后的图表。
图11是表示晶片15上流过的电子电流随时间变化的一例的图表。
图12是表示有效功率Pe(t)随时间变化的一例的图表。
图13是表示有效电能Ee与占空比D的对应关系的一例的图表。
图14是表示延迟时间的示意图。
图15是表示有效功率Pe(t)随时间变化的一例的图表。
图16是表示有效电能Ee与延迟时间td(delay time)的对应关系的一例的图表。
图17是表示有效功率Pe(t)随时间变化的一例的图表。
图18是表示有效电能Ee与正电压脉冲的个数N的对应关系的一例的图表。
图19是表示组合脉冲波形的一例的图。
具体实施方式
(基板处理装置的构成)
图1是本发明的一个方式的基板处理装置1的概略构成图。该基板处理装置1是平行平板型的RIE(ReactiveIonEtching)装置。
晶片(Wafer)15是该实施方式的基板处理装置1的处理对象(基板)。蚀刻腔室11保持对晶片15进行处理的必要环境。处理气体导入管12导入对晶片15进行处理所必要的处理气体。作为处理气体，除了Ar、Kr、Xe、N2、O2、CO、H2等气体之外，还可以适宜使用SF6、CF4、C2F6、C4F8、C5F8、C4F6、Cl2、HBr、SiH4、SiF4等。
下部电极16具有用于保持晶片15的静电吸盘。上部电极13与下部电极16的上部相对设置，其一端作为接地电位(接地电位)。该上部电极13和下部电极16构成平行平板电极。
等离子体14由施加于下部电极16的RF产生。形成该等离子体14的离子向着图1中的箭头的方向、即晶片15入射。该基板处理装置1利用等离子体14对晶片15进行蚀刻。
排气口17连接于图未示的压力调整阀、排气泵。蚀刻腔室11内的气体从排气口17被排出，使蚀刻腔室11内的压力保持一定。RF电源19产生向下部电极16施加的RF电压。RF电压的频率在50MHz以上。又，具体情况在下文中叙述。匹配器18匹配RF电源19和等离子体14的阻抗。
脉冲电源21向LPF20输出例如图2所示的电压波形(组合脉冲(Pulse)波形)。图2的图表中的纵轴、横轴分别表示电压(Voltage)和时间(μs)。
如图2所示，该组合脉冲波形周期地重复组合了负电压脉冲、正电压脉冲的波形。负电压脉冲、正电压脉冲分别是1个脉冲内电压(峰值电压)为大致一定的矩形波状的电压波形。又，详情在后文叙述。
图3是表示脉冲电源21的内部构成的一例的示意图。在该例中，脉冲电源21具有DC电源31、32、开关33～35、选通脉冲发生器36。
DC电源31、32是负电压和正电压的电源。DC电源31作为第一电源工作，该第一电源具有与负电压脉冲的峰值电压对应的第一电压。DC电源32作为第二电源工作，该第二电源具有与正电压脉冲的峰值电压对应的第二电压。
开关33～35通过选通脉冲发生器36控制，分别用于施加负电压、正电压、接地电位。开关33作为第一开关工作，该第一开关对所述第一电源与输出端的连接状态进行切换。开关34作为第二开关工作，该第二开关对所述第二电源与输出端的连接状态进行切换。开关35作为第三开关工作，该第三开关对所述接地电位与输出端的连接状态进行切换。
选通脉冲发生器36用来控制开关33～35的接通和断开，作为控制第一～第三开关的控制部工作。选通脉冲发生器36通过按(接通、断开、断开)、(断开、接通、断开)、(断开、断开、接通)的顺序控制开关33～35的组合，向脉冲电源21的输出端子施加负电压、正电压、接地电位。
图4表示图2所示的组合脉冲波形分解成负电压脉冲波形、正电压脉冲波形、接地电位之后的状态。选通脉冲发生器36通过控制开关33～35，在时刻t1～t2、t2～t3、t3～t4分别从脉冲电源21输出负电压脉冲、正电压脉冲、接地电位。时刻t4～t5、t5～t6、t6～t7也同样，分别从脉冲电源21输出负电压脉冲、正电压脉冲、接地电位。
LPF(低通滤波器)20防止来自RF电源19的高频返入脉冲电源21，并使从脉冲电源21输入的电压波形中的仅低频成分向下部电极16输出。从而使来自RF电源19的高频和来自脉冲电源21的组合脉冲波形重叠地被施加到下部电极16。
(基板处理装置的动作)
在被抽真空达到了规定压力的蚀刻腔室11内，通过图未示的输送机构输送晶片15。然后，通过下部电极16所具备的静电吸盘，在下部电极16上保持晶片15。
然后，从处理气体导入管12导入晶片15处理所必要的处理气体。
此时，被导入蚀刻腔室11内的处理气体通过图未示的压力调整阀和排气泵从排气口17以规定的速度被排出。从而使蚀刻腔室11内的压力保持一定。
然后，从RF电源19介由匹配器18向下部电极16施加RF。又，使图2所示的组合脉冲波形与RF重叠地从脉冲电源21向下部电极16施加。
通过来自RF电源19的RF功率控制等离子体密度。通过来自脉冲电源21的负电压脉冲的电压，控制向晶片15入射的离子的入射能量。通过具有晶片15的处理阈值以上的能量的离子，使晶片15被蚀刻。
A.RF电压的频率
如上所述，RF电源19的频率为50MHz以上。下面、对其理由进行说明。通过使RF电源19的频率为50MHz以上，具有如下(1)、(2)的优点。
(1)仅通过负电压脉冲进行对离子的平均入射能量Vdc的控制
如上所述，RF电压和组合电压脉冲重叠地向下部电极16施加。通过RF电压，在下部电极16和上部电极13之间生成等离子体14。该等离子体14中的正离子入射到晶片15，对晶片15进行处理。此时，入射的正离子的平均入射能量Vdc可以区分为由RF电压引起的成分Vdc1和由负电压脉冲引起的成分Vdc2。
这里，随着RF电压的频率的增大，成分Vdc1减少。尤其是RF功率在2.2W/cm2左右以下、RF频率超过50MHz的话，成分Vdc1大致变为50eV(对晶片15的处理不产生影响的阈值)以下。又，即使是超过了2.2W/cm2这样的RF功率，成分Vdc1对RF功率的依存性也变得极小。
因此，通过使RF频率为50MHz以上，使平均入射能量Vdc变得不依存于RF电压，而仅依存于负电压脉冲。换而言之，能够仅以负电压脉冲来控制入射能量Vdc。从而，如下文所述，使通过负脉冲生成的、窄带能量的离子的高精度加工成为可能。
又，对下部电极16施加RF电压是为了高效地生成等离子体。即使是在晶片15上堆积了绝缘膜，也能够高效率地生成等离子体，并对晶片15进行处理。
(2)离子的入射能量分布的窄带化
如下文所示，通过使RF电压的频率增大，可以通过实质上单一能量峰值的离子，有效且高精度地加工晶片15。
一般来说，等离子体14内离子能量的分布具有低能量侧峰值P1和高能量侧峰值P2。这是因为等离子体14由RF电压产生。该峰值P1、P2之间的能量分散ΔE依存于等离子体发生条件，为数10～数100[eV]。因此，即使是将平均入射能量Vdc调整为最适合晶片15加工的值，入射到晶片15的离子中，仍然存在能量过高的离子(高能量侧峰值)和能量过低的离子(低能量侧峰值)。
以这样具有两个能量分布的离子加工晶片15的话，加工精度可能变得不够高。例如，以高能量侧峰值的离子加工晶片15时，加工后的沟槽可能发生肩部被削(塌肩)。另一方面，以低能量侧峰值的离子加工晶片15时，可能因在表面反应阈值以下而不能加工，或者，加工的各向异性发生劣化(离子入射角度由于热速度而变大)。
随着RF电压频率的增大，能量分析ΔEi减小。因此，通过使RF电压的频率增大，尤其是增大到50MHz以上，使离子的入射能量分布窄带化。从而，可以通过实质上单一能量峰值的离子处理晶片15。即，频率50MHz以上的RF实质上不生成能量过高的离子。
B.在沟槽的底部等发生电荷累积(Charge-up)
以下，对施加正电压脉冲的效果进行说明。首先，对不施加正电压脉冲，仅施加负电压脉冲的情况进行说明。
在晶片15上的绝缘膜上形成深的形状(深的沟槽、深的孔)、或者复杂的形状(立体形状)时，只有RF电压和负电压脉冲的话(没有施加正电压脉冲)，特别是会在沟槽的内部产生电荷累积现象。在沟槽内部的电荷累积，是沟槽的加工精度降低的原因。以下，对电荷累积的发生原因进行说明。
图5是表示对晶片15进行处理时的状态的截面图。这里，晶片15是基板41、绝缘体42的层叠体，采用掩膜43形成沟槽44。基板41、绝缘体42、掩膜43可以分别采用例如Si、SiOC、Si3N4(氮化硅)。
等离子体中存在正离子I+和电子e-，这双方都向着基板41入射。在沟槽44的外部表面，在负脉冲的1周期内，相同数量的正离子I+和电子e-飞来，具有电气中和的倾向。另一方面，宽度较窄，长宽比大的沟槽44的内部表面，有电荷累积(带电)的倾向。沟槽44的入口附近侧壁和底部近旁，分别仅存在电子e-和正离子I+，从而带正电和负电。
在沟槽44的内部表面容易发生电荷累积，这是由于正离子I+各向异性，电子e-各向同性。正离子I+通过负电压脉冲被加速向基板41的方向，方向是一致的(各向异性)。另一方面，电子e-不被加速向基板41的方向，方向不一致(各向同性)。各向同性的电子e-难以进入宽度狭窄的沟槽深处，在沟槽44的入口近旁的侧壁累积负电荷。累积的负电荷对电子e-向远离方向作用，因此入射到沟槽44的底部的电子e-进一步减少，沟槽44的底部通过各向异性的正离子I+的入射而累积正电荷。如上文说明过的，这样当作没有正电压脉冲的施加。
进一步地，由于沟槽44的底部产生的正电荷累积，使到达沟槽44底部的正离子I+的个数减少，且正离子I+的轨迹被弯曲。因此，产生加工的停止(蚀刻停止)、加工形状的异常(例如，开槽：在沟槽44的底部侧面产生的异常蚀刻)，使所期望的加工变得困难。
对下部电极16施加负电压脉冲使正离子I+向基板41入射，导致沟槽44的底部的电荷累积。因此，通过设置对下部电极16不施加负电压脉冲的期间(休止期间)，可以降低电荷累积效应。但是，由于电荷的缓和(电荷的再平衡)的时间常数的关系，需要长时间的休止，恐怕会使程序速度降低。
C.正电压脉冲施加产生的电荷累积缓和(各向异性电子的产生)
本实施方式中，除了施加负电压脉冲，还施加正电压脉冲，由此能够在短时间降低电荷累积。
图6是表示晶片15上的电压随时间变化的一例的图表。这里，以上部电极13的电位为基准表示电压。又，图7是表示晶片15上流过的电子电流随时间变化的一例的图表。图6、图7中，图表G10、G20对应于仅有RF电压和负电压脉冲施加到下部电极16的情况。又，图表G11、G21对应于将RF电压和组合脉冲波形(负电压脉冲和正电压脉冲)施加到下部电极16的情况。该例中，正电压脉冲具有500V的峰值电压、和组合脉冲周期的1％的脉冲宽度(占空比1％)。
比较图表G10、G11的话，判断为对应于施加正电压脉冲，刚施加正电压脉冲之后，即产生正电压的峰值。比较图表G20、G21的话，判断为对应于施加正电压脉冲，刚施加正电压脉冲之后的电子电流的峰值增加，该峰值之后的电子电流减少。即，图表G20、G21中，电子电流的积分值大致一样。
对图表G20、G21的电子电流的积分值一样的情况可以进行如下说明。在绝缘膜表面上反复施加脉冲波形的话，在一个周期中，晶片15上的离子电流和电子电流为平衡、相等。即，在晶片15上的电荷量(电荷累积量)稳定的定常状态中，一个周期中的直流电流成分为0。图表G20、G21中，入射的离子的量实质上没有不同(等离子体14的状态事实上被RF支配，几乎不受正电压脉冲的影响)，一个周期中的电子电流的积分值也大致一样。
图表G20、G21的任意一个都在刚施加完负电压脉冲时产生电子电流的峰值。对此可进行如下说明。即，电子的质量小，施加负脉冲过程中难以入射至晶片。因此，为了一个周期脉冲的离子电流和电子电流平衡，在刚施加负电压脉冲之后(电压变大的瞬间)集中向晶片15入射电子。
如已经说明过的，不施加正电压脉冲的情况下，离子和电子的各向异性的有无不同。因此，对于高长宽比的沟槽或孔的底部，入射离子的话，就难以入射电子，因此，累积正向电荷。为了缓和以此状态平衡了的电荷累积分布，需要使向沟槽(孔)的底部的离子电流减少，或者使向沟槽(孔)的底部的电子电流增大。前者使处理速度下降，并不理想，因此采用后者。
如上所述，为了增大向沟槽(孔)的底部的电子电流，需要向晶片15施加正电位，产生各向异性电子。
这里，如已经说明过的，即使施加正电压脉冲，电子电流的积分值本身基本不发生变化，评价使沟槽、孔的底部的电荷累积降低的贡献的指标成为必要。将该指标定为有效电能Ee。有效电能Ee按照下式(1)定义。
Ee＝∫0 TPe(t)dt＝∫0 TIe(t)·Vc(t)dt……式(1)
T：组合脉冲的周期
Ie(t)：电子电流
V(t)：施加到晶片15的电压
Pe(t)：有效功率
有效电能Ee是有效功率Pe(电压V(t)和电子电流Ie(t)的积)的积分值。一般认为对晶片15施加正电位的期间的电子电流具有各向异性，并对沟槽内的电荷累积(沟槽底的正电荷累积)的缓和具有贡献。以下，以有效电能Ee，评价电荷累积的缓和。
D.正电压脉冲的占空比
考虑正电压脉冲的脉冲宽度(占空比)的影响。这里，正电压脉冲为500V的峰值电压，使占空比D(脉冲宽度ΔT占组合脉冲的周期T的比例(D＝ΔT/T))变化为0、0.1、1、5、10、20％(分别对应于图8～图12的图D0、D0.1、D1、D5、D10、D20)。占空比D＝0％表示不施加正电压脉冲。
图8是表示此时的组合脉冲波形的图表。图9、图10是表示此时晶片15上的电压(电压V(t))随时间变化的图表。图10将图9的一部分放大表示。图11是表示此时在晶片15上流动的电子电流(电子电流Ie(t))随时间变化的图表。又，图8～图11中，为了判断的方便，除去了占空比为0.1％的情况。
如图10、图11所示，与占空比大的情况相比，小的占空比的情况下，施加在晶片15上的正电压变大，电子电流也变大。图12是表示有效功率Pe(t)随时间变化的一例的图表。通过使图9、图11所示的电压V(t)和电子电流Ie(t)相乘，计算出有效功率Pe(t)。图13是表示有效电能Ee与占空比D的对应关系的一例的图表。
如图13所示，根据正电压脉冲的施加的有无，有效电能Ee发生大的变化。不施加正电压脉冲的情况下(占空比为D＝0％)、有效电能Ee在0.6×10-2[J]左右。与之相对，施加微小的正电压脉冲的情况下(占空比为0.1％)、有效电能Ee在2.0×10-2[J]左右。即、根据正电压脉冲的施加的有无，有效电能Ee增加至3倍左右。占空比为5％、10％的话，有效电能Ee为6.0×10-2[J]左右，与不施加正电压脉冲的情况(占空比为0％)相比，增加至10倍左右。
另一方面，占空比增大到某种程度以上的话，有效电能Ee有降低的倾向。即，占空比的适当值存在上限。占空比可以采用0.1％～20％。更好的占空比在1％～18％左右，再更好的占空比可以采用3％～13％左右。
E.正电压脉冲施加的时机
接着，考虑从施加负电压脉冲至施加正电压脉冲的延迟时间td(delaytime)的影响。图14是表示延迟时间的示意图。从负电压脉冲的施加结束、并且下部电极16变为接地电位开始，至开始施加正电压脉冲的时间为延迟时间(delaytime)td。
这里，使延迟时间变化为0、50、150、250ns。又，占空比为1％、周期T0为1[μsec]、负脉冲施加时间为700[ns]。
图15是表示有效功率Pe(t)随时间变化的一例的图表。如已经说明了的，通过电压V(t)乘以电子电流Ie(t)，计算有效功率Pe(t)。图16是表示有效电能Ee与延迟时间td(delay time)的对应关系的一例的图表。
如图16所示，延迟时间在50ns以下，尤其是在刚施加负电压脉冲之后(延迟时间0ns)较好。在刚施加负电压脉冲之后的话，与施加负电压脉冲之后很长时间的情况(延迟时间250ns)相比，有效电能Ee大2倍左右。如已经说明了的，电子电流的总量(积分量)不变，且在刚施加负电压脉冲之后即使不施加正电压脉冲，也产生电子电流的峰值。不施加正电压脉冲时流入的电子基本各向同性，因此，正电压脉冲的施加延迟的话，各向异性电子电流占电子电流的总量的比例变少。
F.施加多个正电压脉冲
组合脉冲也可是负电压脉冲和多个正电压脉冲的组合。这里，使正电压脉冲的个数N在0～6的范围变化。又，个数N＝0表示不施加正电压脉冲。此时，正电压脉冲整体的占空比(全占空比)Dt为一定(0.5％、1％)。即、平均每个正电压脉冲1的占空比D对应于正电压脉冲的个数N而减小(D＝Dt/N)。
图17是表示此时的有效功率Pe(t)随时间变化的图表。如已经说明了的，通过电压V(t)乘以电子电流Ie(t)，计算有效功率Pe(t)。图18是表示有效电能Ee与正电压脉冲的个数N的对应关系的图表。
如图18所示，通过将1个正电压脉冲分割成多个正电压脉冲，使得有效电能Ee增大。全占空比Dt分别为0.5％、1％时，正电压脉冲的个数N为3个和2个，有效电能Ee最大。
正电压脉冲的分割有这样的效果，被认为是由于正电压脉冲产生的电荷累积抑制效果在时间上减少(晶片15上的电压减小、即电子的各向异性减小)。通过分割多个正电压脉冲施加，可以在多个正电压脉冲间的休止期间恢复电荷累积抑制效果。
G.负电压脉冲休止中的正电压脉冲的施加
组合脉冲也可以是多个负电压脉冲和单一的正电压脉冲的组合。图19示出这样的实例。连续被施加负电压脉冲，在其休止过程中，施加正电压脉冲。该图中表示还重叠了RF电压的状态。又，也可以是反复负电压脉冲和正电压脉冲的组合，代替连续的负电压脉冲。
(其它实施方式)
又，本发明并不仅限定与上述实施方式，可以在实施阶段，在不脱离其要旨的范围内，使构成要素变形再具体化。例如，作为基板处理装置，除了RIE之外，也可以适用于等离子体CVD(ChemicalVaporDeposition)装置等。
【符号说明】
11…蚀刻腔室、12…处理气体导入管、13…上部电极、14…等离子体、15…晶片、16…下部电极、17…排气口、18…匹配器、19…电源、21…脉冲电源、31、32…电源、33-35…开关

Claims (5)

1.一种基板处理装置，其特征在于，包括：
腔室；
配置于所述腔室内的第一电极；
在所述腔室内与所述第一电极相对配置、保持基板的第二电极；
对所述第二电极施加50MHz以上的频率的RF电压的RF电源；
脉冲电源，该脉冲电源对所述第二电极反复施加与所述RF电压重叠的、包含负电压脉冲和从该负电压脉冲起延迟时间为50n秒以下的正电压脉冲的电压波形。
2.如权利要求1所述的基板处理装置，其特征在于，
所述正电压脉冲的占空比为0.1％以上、20％以下。
3.如权利要求2所述的基板处理装置，其特征在于，
所述电压波形包含多个正电压脉冲或者多个负电压脉冲。
4.如权利要求2所述的基板处理装置，其特征在于，
所述脉冲电源包括：
具有对应于所述负电压脉冲的峰值电压的第一电压的第一电源；
具有对应于所述正电压脉冲的峰值电压的第二电压的第二电源；
被施加所述第一、第二电源、和接地电位中的任一的输出端；
对所述第一电源与所述输出端的连接状态进行切换的第一开关；
对所述第二电源与所述输出端的连接状态进行切换的第二开关；
对所述接地电位与所述输出端的连接状态进行切换的第三开关；
控制所述第一开关～所述第三开关的控制部。
5.如权利要求4所述的基板处理装置，其特征在于，
所述控制部具有：
使所述第一开关为闭合状态、使所述第二、第三开关为断开状态，使得向所述输出端输出所述负电压脉冲的第一控制部；
使所述第二开关为闭合状态、使所述第一、第三开关为断开状态，使得向所述输出端输出所述正电压脉冲的第二控制部；
使所述第三开关为闭合状态、使所述第一、第二开关为断开状态，使得向所述输出端输出所述接地电位的第三控制部。
CN200980161197.4A 2009-09-29 2009-09-29 基板处理装置 Active CN102549724B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2009/004960 WO2011039793A1 (ja) 2009-09-29 2009-09-29 基板処理装置

Publications (2)

Publication Number Publication Date
CN102549724A true CN102549724A (zh) 2012-07-04
CN102549724B CN102549724B (zh) 2015-01-28

Family

ID=43825651

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980161197.4A Active CN102549724B (zh) 2009-09-29 2009-09-29 基板处理装置

Country Status (5)

Country Link
US (1) US9583360B2 (zh)
JP (1) JP5502879B2 (zh)
KR (1) KR101361217B1 (zh)
CN (1) CN102549724B (zh)
WO (1) WO2011039793A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097404A (zh) * 2014-05-12 2015-11-25 三星电子株式会社 等离子体设备和利用等离子体设备制造半导体器件的方法
CN112701025A (zh) * 2016-12-12 2021-04-23 应用材料公司 产生离子能量分布函数(iedf)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892140B2 (en) * 2018-07-27 2021-01-12 Eagle Harbor Technologies, Inc. Nanosecond pulser bias compensation
JP6542053B2 (ja) * 2015-07-15 2019-07-10 株式会社東芝 プラズマ電極構造、およびプラズマ誘起流発生装置
JP6645921B2 (ja) * 2016-07-07 2020-02-14 キオクシア株式会社 プラズマ処理装置およびプラズマ処理方法
US11094505B2 (en) * 2017-07-07 2021-08-17 Asm Ip Holding B.V. Substrate processing apparatus, storage medium and substrate processing method
JP7045152B2 (ja) * 2017-08-18 2022-03-31 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP7068140B2 (ja) * 2018-11-05 2022-05-16 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
NL2022999B1 (en) 2019-04-24 2020-11-02 Prodrive Tech Bv Voltage waveform generator for plasma processing apparatuses

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104085A (ja) * 1996-06-18 1998-01-06 Sony Corp ドライエッチング方法および装置
JP2004076069A (ja) * 2002-08-13 2004-03-11 Mitsubishi Heavy Ind Ltd 表面処理装置
CN101499399A (zh) * 2008-02-01 2009-08-05 株式会社东芝 衬底等离子体处理设备和等离子体处理方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3935451A (en) * 1973-02-02 1976-01-27 Jersey Nuclear-Avco Isotopes, Inc. Method and apparatus for separating laser ionized particles from background ions
US5130003A (en) * 1990-06-14 1992-07-14 Conrad Richard H method of powering corona discharge in ozone generators
US5460684A (en) * 1992-12-04 1995-10-24 Tokyo Electron Limited Stage having electrostatic chuck and plasma processing apparatus using same
JPH08264509A (ja) 1995-03-27 1996-10-11 Hitachi Ltd 表面処理方法および表面処理装置
US6902683B1 (en) * 1996-03-01 2005-06-07 Hitachi, Ltd. Plasma processing apparatus and plasma processing method
JP3319285B2 (ja) * 1996-06-05 2002-08-26 株式会社日立製作所 プラズマ処理装置及びプラズマ処理方法
US5777863A (en) * 1996-06-14 1998-07-07 Photran Corporation Low-frequency modulated current mode power supply for magnetron sputtering cathodes
JP4714166B2 (ja) 2006-08-31 2011-06-29 株式会社東芝 基板のプラズマ処理装置及びプラズマ処理方法
US9536711B2 (en) * 2007-03-30 2017-01-03 Lam Research Corporation Method and apparatus for DC voltage control on RF-powered electrode
US8133359B2 (en) * 2007-11-16 2012-03-13 Advanced Energy Industries, Inc. Methods and apparatus for sputtering deposition using direct current
US20090230089A1 (en) * 2008-03-13 2009-09-17 Kallol Bera Electrical control of plasma uniformity using external circuit
JP5172928B2 (ja) * 2010-09-30 2013-03-27 株式会社東芝 基板処理方法および基板処理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH104085A (ja) * 1996-06-18 1998-01-06 Sony Corp ドライエッチング方法および装置
JP2004076069A (ja) * 2002-08-13 2004-03-11 Mitsubishi Heavy Ind Ltd 表面処理装置
CN101499399A (zh) * 2008-02-01 2009-08-05 株式会社东芝 衬底等离子体处理设备和等离子体处理方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097404A (zh) * 2014-05-12 2015-11-25 三星电子株式会社 等离子体设备和利用等离子体设备制造半导体器件的方法
CN105097404B (zh) * 2014-05-12 2018-04-17 三星电子株式会社 等离子体设备和利用等离子体设备制造半导体器件的方法
TWI673752B (zh) * 2014-05-12 2019-10-01 南韓商三星電子股份有限公司 電漿裝置
CN112701025A (zh) * 2016-12-12 2021-04-23 应用材料公司 产生离子能量分布函数(iedf)
CN112701025B (zh) * 2016-12-12 2024-03-26 应用材料公司 产生离子能量分布函数(iedf)

Also Published As

Publication number Publication date
KR101361217B1 (ko) 2014-02-10
WO2011039793A1 (ja) 2011-04-07
JP5502879B2 (ja) 2014-05-28
CN102549724B (zh) 2015-01-28
KR20120037506A (ko) 2012-04-19
US20120228263A1 (en) 2012-09-13
JPWO2011039793A1 (ja) 2013-02-21
US9583360B2 (en) 2017-02-28

Similar Documents

Publication Publication Date Title
CN102549724A (zh) 基板处理装置
KR101255448B1 (ko) 기판 처리 방법 및 기판 처리 장치
JP4660498B2 (ja) 基板のプラズマ処理装置
US9053908B2 (en) Method and apparatus for controlling substrate DC-bias and ion energy and angular distribution during substrate etching
US20080053818A1 (en) Plasma processing apparatus of substrate and plasma processing method thereof
JP4714166B2 (ja) 基板のプラズマ処理装置及びプラズマ処理方法
CN115605973A (zh) 使用脉冲电压和射频功率的等离子体处理
KR20150051879A (ko) 플라즈마 처리 장치
TW201316400A (zh) 用於介電蝕刻的負離子控制
CN101137269B (zh) 基板的等离子处理装置和等离子处理方法
CN103168337A (zh) 电容耦合反应器中用梯形波形激励的等离子体加工
US11569066B2 (en) Pulsed voltage source for plasma processing applications
US11810760B2 (en) Apparatus and method of ion current compensation
CN103295870A (zh) 等离子体刻蚀设备及刻蚀方法
JP2024522091A (ja) イオンエネルギー制御を伴うプラズマ励起
KR20230026484A (ko) 펄스식 플라즈마를 사용하여 에칭 선택도를 향상시키는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170726

Address after: Tokyo, Japan port area Zhi Pu Ding Ding 1, No. 1

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan port area Zhi Pu Ding Ding 1, No. 1

Patentee before: Toshiba Corp.

TR01 Transfer of patent right
CP03 Change of name, title or address

Address after: No.21, No.1, Shipu sandingmu, dugang District, Tokyo, Japan

Patentee after: Kioxia Co.,Ltd.

Address before: Tokyo, Japan, the port district, Zhi Pu Ding Ding, No. 1, No. 1

Patentee before: Toshiba memory Co.,Ltd.

Address after: 5 / F, palace building, No. 1, No. 1, Marunouchi, Chiyoda District, Tokyo, Japan

Patentee after: Pange Co.,Ltd.

Address before: Tokyo, Japan, the port district, Zhi Pu Ding Ding, No. 1, No. 1

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan, the port district, Zhi Pu Ding Ding, No. 1, No. 1

Patentee after: Toshiba memory Co.,Ltd.

Address before: 5 / F, palace building, No. 1, No. 1, Marunouchi, Chiyoda District, Tokyo, Japan

Patentee before: Pange Co.,Ltd.

CP03 Change of name, title or address