JP5502879B2 - 基板処理装置 - Google Patents
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Description
図1は、本発明の1態様に係る基板処理装置1の概略構成図である。この基板処理装置1は、平行平板型のRIE(Reactive Ion Etching)装置である。
真空引きされ所定の圧力に達したエッチングチャンバ11内に、図示しない搬送機構によりウエハ15が搬送される。次に、下部電極16が具備する静電チャックにより、下部電極16上にウエハ15が保持される。
既述のように、RF電源19の周波数は50MHz以上である。以下、この理由を説明する。RF電源19の周波数を50MHz以上とすることで、次の(1)、(2)の利点が生じる。
既述のように、下部電極16には、RF電圧と組み合わせ電圧パルスとが重畳して印加される。RF電圧によって、下部電極16及び上部電極13間にプラズマ14が生成される。このプラズマ14中の正イオンがウエハ15に入射し、ウエハ15が処理される。このとき、入射する正イオンの平均入射エネルギーVdcは、RF電圧に起因する成分Vdc1と負電圧パルスに起因する成分Vdc2に区分できる。
以下に示すように、RF電圧の周波数を増大させることで、実質的に単一のエネルギーピークのイオンにより、効率的かつ高精度でウエハ15を加工できる。
以下、正電圧パルスの印加の効果を説明する。先に、正電圧パルスを印加せず、負電圧パルスのみを印加する場合を説明する。
本実施形態では、負電圧パルスに加えて、正電圧パルスを印加することで、短時間でチャージアップを低減することが可能となる。
T:組み合わせパルスの周期
Ie(t):電子電流
V(t):ウエハ15に印加される電圧
Pe(t):有効電力
正電圧パルスのパルス幅(デューティ比)の影響を考える。ここでは、正電圧パルスは、500Vのピーク電圧とし、デューティ比D(組み合わせパルスの周期Tに占めるパルス幅ΔTの割合(D=ΔT/T))を0、0.1、1、5、10、20%と変化させた(それぞれ、図8〜図12でのグラフD0、D0.1、D1、D5、D10、D20に対応)。ディーティ比D=0%は、正電圧パルスを印加しないことを意味する。
次に負電圧パルスを印加してから正電圧パルスを印加するまでの遅れ時間td(delay time)の影響を考える。図14は、遅れ時間を表す模式図である。負電圧パルスの印加が終了し、下部電極16がグランド電位となってから、正電圧パルスの印加を開始するまでの時間が遅れ時間(delay time)tdである。
組み合わせパルスを負電圧パルスと、複数の正電圧パルスの組み合わせとすることも可能である。ここでは、正電圧パルスの個数Nを0〜6まで変化させる。なお、個数N=0は、正電圧パルスを印加しないことを意味する。このとき、正電圧パルス全体でのデューティ比(全デューティ比)Dtを一定とした(0.5%、1%)。即ち、正電圧パルス1つ当たりのデューティ比Dは、正電圧パルスの個数Nに応じて減少する(D=Dt/N)。
組み合わせパルスを複数の負電圧パルスと、単一の正電圧パルスの組み合わせとすることも可能である。図19にこの1例を示す。連続して負電圧パルスが印加され、その休止中に、正電圧パルスが印加されている。この図ではRF電圧も重畳した状態を表している。なお、連続する負電圧パルスに替えて、負電圧パルスと正電圧パルスの組み合わせを繰り返すことも可能である。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、基板処理装置として、RIEの他、プラズマCVD(Chemical Vapor Deposition)装置などにも適用することができる。
Claims (5)
- チャンバと、
前記チャンバ内に配置される第1の電極と、
前記チャンバ内に前記第1の電極と対向して配置され、基板を保持する第2の電極と、
前記第2の電極に、50MHz以上の周波数のRF電圧を印加するRF電源と、
前記第2の電極に、前記RF電圧と重畳して、負電圧パルスおよびこの負電圧パルスから50n秒以下の遅れ時間の正電圧パルスを含む電圧波形を繰り返し印加するパルス電源と、
を具備する基板処理装置。 - 前記正電圧パルスのデューティ比が、0.1%以上、20%以下である
請求項1に記載の基板処理装置。 - 前記電圧波形が、複数の正電圧パルスまたは複数の負電圧パルスを含む、
請求項2に記載の基板処理装置。 - 前記パルス電源が、
前記負電圧パルスのピーク電圧に対応する第1の電圧を有する第1の電源と、
前記正電圧パルスのピーク電圧に対応する第2の電圧を有する第2の電源と、
前記第1、第2の電源、およびグランド電位の何れかが印加される出力端と、
前記出力端への前記第1の電源の接続状態を切り替える第1のスイッチと、
前記出力端への前記第2の電源の接続状態を切り替える第2のスイッチと、
前記出力端への前記グランド電位の接続状態を切り替える第3のスイッチと、
前記第1〜第3のスイッチを制御する制御部と、を有する、
請求項2に記載の基板処理装置。 - 前記制御部が、
前記第1のスイッチを閉状態とし、前記第2、第3のスイッチを開状態として、前記出力端に前記負電圧パルスを出力させる第1の制御部と、
前記第2のスイッチを閉状態とし、前記第1、第3のスイッチを開状態として、前記出力端に前記正電圧パルスを出力させる第2の制御部と、
前記第3のスイッチを閉状態とし、前記第1、第2のスイッチを開状態として、前記出力端に前記グランド電位を出力させる第3の制御部と、を有する、
請求項4に記載の基板処理装置。
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