CN102496621A - 半导体组件及电致发光组件及其制作方法 - Google Patents
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Abstract
一种半导体组件，设置于一基板上。半导体组件包括一第一信道层、一图案化掺杂层、一栅极介电层、一导电栅极、一第二通道层、一第一电极与一第二电极，以及一第三电极与一第四电极。第一信道层位于第一区域的基板上。图案化掺杂层包括一掺杂栅极位于第二区域的基板上，以及两个接触电极分别连接第一通道层的两侧。栅极介电层覆盖第一信道层与图案化掺杂层。导电栅极位于第一区域的栅极介电层上。第二信道层位于第二区域的栅极介电层上。第一电极与第二电极分别与各接触电极电性连接。第三电极与第四电极分别电性连接第二通道层的两侧。
Description
【技术领域】
本发明关于一种半导体组件及电致发光组件及其制作方法，尤指一种利用同一图案化掺杂层定义出一薄膜晶体管组件的接触电极与另一薄膜晶体管组件的掺杂栅极的半导体组件及电致发光组件及其制作方法。
【背景技术】
相较于非晶硅(amorphous silicon)薄膜晶体管，多晶硅(poly silicon)薄膜晶体管的多晶硅材料由于具有高电子移动率(electrical mobility)的特性，因而具有较佳的电性表现。随着低温多晶硅(low temperature polysilicon，LTPS)制程技术不断精进，一些主要问题例如大面积的薄膜均匀性不佳已逐渐获得改善。因此，目前低温多晶硅制程亦朝着更大尺寸基板应用上进行发展。然而，于现有的低温多晶硅制程中，一般利用离子植入(ionimplant)制程来形成掺杂层以降低薄膜晶体管中的接触阻抗，而用来进行离子植入制程的离子植入机台要导入大尺寸基板制程，除了许多技术问题还需克服之外，机台制作成本亦是另一大问题。因此，如何以其它方式来形成低阻抗的掺杂层亦为目前业界致力发展的方向之一。
【发明内容】
本发明的目的之一在于提供一种半导体组件及电致发光组件及其制作方法，以解决先前技术所面临的难题。
本发明的一较佳实施例提供一种半导体组件，设置于一基板上，基板包括一第一区域与一第二区域。上述半导体组件包括一第一信道层、一图案化掺杂层、一栅极介电层、一导电栅极、一第二通道层、一第一电极与一第二电极，以及一第三电极与一第四电极。第一信道层位于第一区域的基板上。图案化掺杂层包括一掺杂栅极以及两个接触电极，掺杂栅极位于第二区域的基板上，且接触电极分别连接第一通道层的两侧。栅极介电层覆盖第一信道层与图案化掺杂层。导电栅极位于第一区域的栅极介电层上。第二信道层位于第二区域的栅极介电层上。第一电极与第二电极分别与各接触电极电性连接。第三电极与第四电极分别电性连接第二通道层的两侧。
本发明的另一较佳实施例提供一种半导体组件的制作方法，包括下列步骤。提供一基板，且基板包括一第一区域与一第二区域。于第一区域的基板上形成一第一通道层。于基板上形成一图案化掺杂层。图案化掺杂层包括两个接触电极连接第一区域内的第一信道层的两侧，以及一掺杂栅极位于第二区域的基板上。于基板上形成一栅极介电层，覆盖第一通道层、接触电极与掺杂栅极。于第一区域内的栅极介电层上形成一导电栅极。于第二区域内的栅极介电层上形成一第二通道层。于第一区域内形成一第一电极与一第二电极，分别与各接触电极电性连接。于第二区域内形成一第三电极与一第四电极，分别电性连接第二通道层的两侧。
本发明的又一较佳实施例提供一种电致发光组件，设置于一基板上，基板包括一第一区域与一第二区域。上述电致发光组件包括一第一信道层、一图案化掺杂层、一栅极介电层、一导电栅极、一第二通道层、一第一电极与一第二电极、一第三电极与一第四电极，以及一发光组件。第一信道层位于第一区域的基板上。图案化掺杂层包括一掺杂栅极以及两个接触电极。掺杂栅极位于第二区域的该基板上，接触电极分别连接第一通道层的两侧。栅极介电层覆盖第一信道层与图案化掺杂层。导电栅极位于第一区域的栅极介电层上。第二信道层位于第二区域的栅极介电层上。第一电极与第二电极分别与各接触电极电性连接。第三电极与第四电极，分别电性连接第二通道层的两侧。发光组件与该第一电极电性连接。
本发明的半导体组件利用非离子植入制程形成接触电极与掺杂栅极，可简化制程。此外，利用退火制程可有效降低接触电极与掺杂栅极的阻值，而提升半导体组件的电性表现。本发明的电致发光组件的半导体组件同样具备利用非离子植入制程形成的接触电极，而可应用于制作大尺寸的显示面板。
【附图说明】
图1至图4绘示了本发明的第一较佳实施例的半导体组件的制作方法示意图。
图5绘示了本发明的第二较佳实施例的电致发光组件的上视示意图。
图6绘示了本发明的第二较佳实施例的电致发光组件的剖面示意图。
图7绘示了本发明的第二较佳实施例的电致发光组件的电路架构图。
图8绘示了本发明的第三较佳实施例的半导体组件的示意图。
图9绘示了本发明的第四较佳实施例的半导体组件的示意图。
图10绘示了本发明的第五较佳实施例的半导体组件的示意图。
图11绘示了本发明的第六较佳实施例的电激发光组件的储存电容结构的示意图。
图12绘示了本发明的第七较佳实施例的电激发光组件的储存电容结构的示意图。
图13绘示了本发明的第八较佳实施例的半导体组件及其制作方法的示意图。
图14绘示了本发明的第九较佳实施例的半导体组件及其制作方法的示意图。
【主要组件符号说明】
10 基板 101 第一区域
102 第二区域 12 第一通道层
14 图案化掺杂层 141 接触电极
142 掺杂栅极 16 栅极介电层
18 导电栅极 20 第二通道层
18’ 导电栅极 20’ 第二通道层
22 层间介电层 231 第一接触洞
232 第二接触洞 233 第三接触洞
234 第四接触洞 235 第五接触洞
236 第六接触洞 237 接触洞
241 第一电极 242 第二电极
243 第三电极 244 第四电极
245 连接电极 30 半导体组件
301 第一薄膜晶体管组件 302 第二薄膜晶体管组件
40 电致发光组件 41 第一保护层
42 发光组件 421 阳极电极
422 发光层 423 阴极电极
43 第二保护层 50 半导体组件
501 第一薄膜晶体管组件 502 第二薄膜晶体管组件
70 半导体组件 701 第一薄膜晶体管组件
702 第二薄膜晶体管组件 80 半导体组件
802 第二薄膜晶体管组件 801 第一薄膜晶体管组件
90 半导体组件 901 第一薄膜晶体管组件
902 第二薄膜晶体管组件 143 储存电极
Cst1 第一储存电容 Cst2 第二储存电容
PL 电源线 SL 扫描线
DL 数据线 100 半导体组件
221 第一层间介电层 222 第二层间介电层
22A 开口 110 半导体组件
【具体实施方式】
为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图式，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图4。图1至图4绘示了本发明的第一较佳实施例的半导体组件的制作方法示意图。如图1所示，首先提供一基板10，基板10可为一透明基板例如一玻璃基板、一塑料基板或一石英基板，但不以此为限。此外，基板10包括一第一区域101与一第二区域102。第一区域101用以设置一第一薄膜晶体管组件，而第二区域102用以设置一第二薄膜晶体管组件。接着，于第一区域101的基板10上形成一第一通道层12。在本实施例中，第一通道层12可为一非晶硅半导体层，并可利用一退火制程例如一激光处理制程将第一通道层12由非晶硅半导体层改质为一多晶硅层半导体层。第一通道层12的材料并不以上述材料为限，而亦可为其它各种类型的半导体材料。
如图2所示，接着于基板10上形成一图案化掺杂层14。图案化掺杂层14包括两个接触电极141连接第一区域101内的第一通道层12的两侧，以及一掺杂栅极142位于第二区域102的基板10上。接触电极141作为第一薄膜晶体管组件的奥姆接触层之用，以降低第一通道层12与后续形成的电极的接触电阻；掺杂栅极142则作为第二薄膜晶体管组件的栅极的用。在本实施例中，形成图案化掺杂层14的步骤包括一非离子植入(non-implant)制程，因此可不受限于基板尺寸而制作于大尺寸基板上。举例而言，非离子植入制程可包括进行化学气相沉积制程、物理气相沉积(physical vapordeposition)制程或涂布(spin-on)制程等以形成一半导体层(图未示)，并于制程中一并将掺杂物混入以形成掺杂半导体层(图未示)。之后，再利用图案化制程例如光刻暨蚀刻制程，以形成图案化掺杂层14。另外，在本实施例中，图案化掺杂层14可包括一P型图案化掺杂层，因此掺杂物可为例如硼或含硼的化合物，但并不以此为限。再者，在形成图案化掺杂层14之后或在掺杂半导体层未进行图案化的前，可进行一退火制程，例如一激光处理制程，用以降低图案化掺杂层14的阻值。另外，用以将第一通道层12由非晶硅半导体层改质为多晶硅半导体层的退火制程亦可与用以降低图案化掺杂层14的阻值的退火制程整合为一单一退火制程。
如图3图3所示，随后于基板10上形成一栅极介电层16，覆盖第一通道层12、接触电极141与掺杂栅极142。栅极介电层16的材料可为各式介电材料，例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。此外，栅极介电层16可为单层介电结构或复合层介电结构。接着，于第一区域101内的栅极介电层16上形成一导电栅极18，以及于第二区域102内的栅极介电层16上形成一第二通道层20。导电栅极18用以作为第二薄膜晶体管的栅极的用，其材料可为各式导电性佳的材料，例如金属。第二通道层20可包括一非晶硅半导体层、一氧化物半导体层与一有机半导体层的其中一者，但不以此为限。
在一变化实施例中，第一通道层、掺杂栅极以及接触电极亦可以另一方法形成。例如，先在基板10上形成一图案化未掺杂半导体层(未图标)，其中图案化未掺杂半导体层对应欲形成第一通道层、接触电极以及掺杂栅极的位置。接着于图案化未掺杂半导体层上形成栅极介电层16与导电栅极18。随后，以导电栅极18为罩幕，对图案化未掺杂半导体层进行离子植入掺杂，以使被导电栅极18遮蔽的图案化未掺杂半导体层形成所需的第一通道层12，而未被导电栅极18遮蔽的图案化未掺杂半导体层在掺杂后则会形成接触电极141以及掺杂栅极142。在此变化实施例中，接触电极141位于第一通道层12的两侧且位于同一平面。
如图4所示，于栅极介电层16、导电栅极18与第二通道层20上形成至少一层间介电层(inter-layered dielectric，ILD)22。随后于层间介电层22与栅极介电层16形成多个第一接触洞231分别暴露出各接触电极141，以及于层间介电层22形成多个第二接触洞232暴露出第二通道层20。层间介电层22的材料可为各式介电材料，例如氧化硅、氮化硅或氮氧化硅等，但不以此为限。接着，于第一区域101内的层间介电层22上形成一第一电极241与一第二电极242，并使第一电极241与第二电极242分别经由第一接触洞231与各接触电极141电性连接。第一电极241与第二电极242为第一薄膜晶体管的源/漏极。此外，于第二区域102内的层间介电层22上形成一第三电极243与一第四电极244，并使第三电极243与第四电极244分别经由第二接触洞232电性连接第二通道层20的两侧。第三电极243与第四电极244为第二薄膜晶体管的源/漏极。第一电极241、第二电极242、第三电极243与第四电极244可由同一层光罩加以定义，其材质可为例如金属，但不以此为限。
通过上述制程即可完成本实施例的半导体组件30。在第一区域101内，第一通道层12、接触电极141、栅极介电层16、导电栅极18、第一电极241与第二电极242构成一第一薄膜晶体管组件301；在第二区域102内，掺杂栅极142、栅极介电层16、第二通道层20、第三电极243与第四电极244构成一第二薄膜晶体管组件302。此外，在本实施例中，第一薄膜晶体管组件301为一P型薄膜晶体管组件，且第二薄膜晶体管组件302为一N型薄膜晶体管组件，但不以此为限。
本发明的半导体组件并不以上述实施例为限，且本发明更提供了包含半导体组件的电致发光组件。下文将依序介绍本发明的其它较佳实施例的半导体组件及电致发光组件，且为了便于比较各实施例的相异处并简化说明，在下文的各实施例中使用相同的符号标注相同的组件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图5至图7，并一并参考图4。图5绘示了本发明的第二较佳实施例的电致发光组件的上视示意图，图6绘示了本发明的第二较佳实施例的电致发光组件的剖面示意图，且图7绘示了本发明的第二较佳实施例的电致发光组件的电路架构图。如图5至图7所示，本实施例的电致发光组件40包括一半导体组件50，且更包括一第一保护层41、一发光组件42与一第二保护层43。第一保护层41覆盖于层间介电层22上，并暴露出第一电极241；发光组件42位于第一保护层41上，并与暴露出的第一电极241电性连接；第二保护层43位于第一保护层41上，并至少部分暴露出发光组件42。在本实施例中，发光组件42位于第一保护层41上，因此发光组件42可延伸至第一区域101内而与第一薄膜晶体管组件501重叠，藉以增加开口率，但不以此为限。例如在不设置有第一保护层41的状况下，发光组件42亦可设置于层间介电层22上且不与第一薄膜晶体管组件501重叠。在本实施例中，发光组件42可为例如一有机发光二极管组件，但不以此为限。发光组件42包括一阳极电极421、一发光层422与一阴极电极423，其中阳极电极421电性连接第一电极421，而阴极电极423则与一共通信号Vcom电性连接。本实施例的半导体组件50与图4的半导体组件30类似，其不同的处在于本实施例的半导体组件50的导电栅极18绕过第二电极242而延伸至第二电极242之外侧，且层间介电层22更具有一第四接触洞234，部分暴露出导电栅极18。第三电极243经由第四接触洞234与导电栅极18电性连接。在本实施例中，第一薄膜晶体管组件501作为一驱动薄膜晶体管组件，而第二薄膜晶体管组件502作为一开关薄膜晶体管组件。另外，导电栅极18与第二电极242部分重叠，而形成一第一储存电容Cst1。如图5与图7所示，本实施例的电致发光组件40更包括一电源线PL、一扫描线SL与一数据线DL，电源线PL电性连接第二电极242，扫描线SL电性连接导电电极18，且数据线DL电性连接第四电极244。
请参考图8。图8绘示了本发明的第三较佳实施例的半导体组件的示意图。如图8所示，在本实施例的半导体组件70中，第一薄膜晶体管组件701的第二电极242与第二薄膜晶体管组件702的第三电极243为电性连接。
请参考图9。图9绘示了本发明的第四较佳实施例的半导体组件的示意图。如图9所示，在本实施例的半导体组件80中，第二薄膜晶体管组件802的掺杂栅极142突出于第二通道层20，且层间介电层22与栅极介电层16更具有一第三接触洞233，部分暴露出掺杂栅极142。此外，第一薄膜晶体管组件801的第二电极242经由第三接触洞233与第二薄膜晶体管组件802的掺杂栅极142电性连接。
请参考图10。图10绘示了本发明的第五较佳实施例的半导体组件的示意图。如图10所示，在本实施例的半导体组件90中，第一薄膜晶体管组件901的导电栅极18绕过第二电极242而延伸至第二电极242之外侧，且第二薄膜晶体管组件902的掺杂栅极142突出于第二通道层20。层间介电层22与栅极介电层16更具有一第五接触洞235，部分暴露出导电栅极18，以及一第六接触洞236，部分暴露出掺杂栅极142。此外，一连接电极245经由第五接触洞235与导电栅极18电性连接，以及经由第六接触洞236与掺杂栅极142电性连接，而使得导电栅极18与掺杂栅极142电性连接。
本发明的第三至第五较佳实施例分别揭示了半导体组件的第一薄膜晶体管组件与第二薄膜晶体管组件的不同电性连接方式，可视电路设计的不同而加以选择应用，但本发明的半导体组件的第一薄膜晶体管组件与第二薄膜晶体管组件的电性连接方式并不以上述方式为限。此外，本发明的第三至第五较佳实施例揭示的半导体组件亦可应用于电致发光组件，但不以此为限。
请参考图11，并请一并参考图5至图7。图11绘示了本发明的第六较佳实施例的电激发光组件的储存电容结构的示意图。如图11所示，在本实施例中，图案化掺杂层14更包括一储存电极143，储存电极143与图6所示的电源线PL电性连接，且导电栅极18与储存电极143部分重叠而形成一第二储存电容Cst2。
请参考图12，并请一并参考图5至图7。图12绘示了本发明的第七较佳实施例的电激发光组件的储存电容结构的示意图。如图12所示，在本实施例中，第二电极242与图7所示的电源线PL电性连接，且导电栅极18与第二电极242部分重叠而形成一第一储存电容Cst1。此外，图案化掺杂层14更包括一储存电极143，且层间介电层22与栅极介电层16具有一接触洞237，藉此储存电极143与第二电极242可经由接触洞237电性连接，且导电栅极18与储存电极143部分重叠而形成一第二储存电容Cst2。通过上述配置，第一储存电容Cst1与第二储存电容Cst2呈并联方式连接，而可提供较大的储存电容值。
请参考图13。图13绘示了本发明的第八较佳实施例的半导体组件及其制作方法的示意图。如图13所示，不同于第一较佳实施例使用单层的层间介电层，本实施例的半导体组件100的制作方法包括于导电栅极18、第二通道层20与栅极介电层16上依序形成一第一层间介电层221，以及一第二层间介电层222堆栈于第一层间介电层221上。第一层间介电层221包括一氧化硅层，且第二层间介电层222包括一氮化硅层，但不以此为限。例如第一层间介电层221可包括一氮化硅层，且第二层间介电层222可包括一氧化硅层。在本实施例中，第一区域101内的第一层间介电层221、第二层间介电层222与栅极介电层16具有第一接触洞231分别暴露出各接触电极141，而第二层间介电层222具有一开口22A对应于第二通道层20并部分暴露出第一层间介电层221，且第一层间介电层221具有第二接触洞232暴露出第二通道层20。第一接触洞231、第二接触洞232与开口22A较佳可利用半色调光罩(Half-tone mask)或是灰阶光罩(Gray-tone mask)并在同一道光刻暨蚀刻制程加以形成，藉此可节省制程步骤。当第二层间介电层222为氮化硅时，在形成第二层间介电层222的过程中容易有氢原子扩散至第二通道层20，开口22A去除第二通道层20上方的第二层间介电层222，可以减轻第二通道层20被氢化，藉此可维持第二通道层20的半导体特性。此外，在本实施例中，第一电极241与第二电极242设置于第一区域101内的第二层间介电层222上，并分别经由第一接触洞231与各接触电极141电性连接。此外，第三电极243与第四电极244设置于第二区域102内的第二层间介电层222的开口22A内并位于第一层间介电层221上，且第三电极243与第四电极244分别经由第二接触洞232电性连接第二通道层20的两侧。在本实施例之一变化型中，第二层间介电层222亦可不具有对应于第二通道层20的开口，且在此状况下，第一层间介电层221与第二层间介电层222可具有第二接触洞232暴露出第二通道层20，此时需要较厚的第一层间介电层221。
请参考图14。图14绘示了本发明的第九较佳实施例的半导体组件及其制作方法的示意图。如图14所示，不同于前述实施例，在本实施例的半导体组件110中，导电栅极18’与第二通道层20’为同一材料层，例如导电栅极18’与第二通道层20’可为同一氧化物半导体层，并利用同一图案化制程例如同一光刻暨蚀刻制程所定义出，藉此可节省制程步骤。此外，当第二层间介电层222为氮化硅时，在形成第二层间介电层222的过程中容易有氢原子扩散至导电栅极18’而被氢化，藉此可使导电栅极18’的电阻降低而具备导电性。另外，导电栅极18’与第二通道层20’的材料亦可为例如非晶硅半导体层或有机半导体层。此外，本发明的各实施的半导体组件均可应用于本发明的电致发光组件内。换言之，在形成了半导体组件之后，可再如图6所示再形成发光组件等以制作出电致发光组件。
综上所述，本发明的半导体组件利用非离子植入制程形成接触电极与掺杂栅极，可简化制程。此外，利用退火制程可有效降低接触电极与掺杂栅极的阻值，而提升半导体组件的电性表现。本发明的电致发光组件的半导体组件同样具备利用非离子植入制程形成的接触电极，而可应用于制作大尺寸的显示面板。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (34)
1.一种半导体组件，设置于一基板上，该基板包括一第一区域与一第二区域，该半导体组件包括：
一第一信道层，位于该第一区域的该基板上；
一图案化掺杂层，包括一掺杂栅极以及两个接触电极，该掺杂栅极位于该第二区域的该基板上，该等接触电极分别连接该第一通道层的两侧；
一栅极介电层，覆盖该第一信道层与该图案化掺杂层；
一导电栅极，位于该第一区域的该栅极介电层上；
一第二信道层，位于该第二区域的该栅极介电层上；
一第一电极与一第二电极，分别与各该接触电极电性连接；以及
一第三电极与一第四电极，分别电性连接该第二通道层的两侧。
2.根据权利要求1所述的半导体组件，其特征在于，该第一通道层、该等接触电极、该栅极介电层、该导电栅极、该第一电极与该第二电极构成一第一薄膜晶体管组件，且该掺杂栅极、该栅极介电层、该第二通道层、该第三电极与该第四电极构成一第二薄膜晶体管组件。
3.根据权利要求2所述的半导体组件，其特征在于，该第一薄膜晶体管组件包括一P型薄膜晶体管组件，该第二薄膜晶体管组件包括一N型薄膜晶体管组件，且该图案化掺杂层包括一P型图案化掺杂层。
4.根据权利要求1所述的半导体组件，其特征在于，该图案化掺杂层包括一非离子植入(non-implant)掺杂层。
5.根据权利要求1所述的半导体组件，其特征在于，该第一通道层包括一多晶硅半导体层，且该第二通道层包括一非晶硅半导体层、一氧化物半导体层与一有机半导体层的其中一者。
6.根据权利要求1所述的半导体组件，其特征在于，另包括至少一层间介电层(inter-layered dielectric，ILD)位于该栅极介电层、该导电栅极与该第二通道层上，该至少一层间介电层与该栅极介电层具有多个第一接触洞分别暴露出各该接触电极，该至少一层间介电层具有多个第二接触洞暴露出该第二通道层，该第一电极与该第二电极经由该等第一接触洞分别与各该接触电极电性连接，且该第三电极与该第四电极经由该等第二接触洞与该第二通道层电性连接。
7.根据权利要求1所述的半导体组件，其特征在于，另包括一第一层间介电层位于该栅极介电层、该导电栅极与该第二通道层上，以及一第二层间介电层堆栈于该第一层间介电层上，其中该第一层间介电层包括一氧化硅层，且该第二层间介电层包括一氮化硅层。
8.根据权利要求7所述的半导体组件，其特征在于，该栅极介电层、该第一层间介电层与该第二层间介电层包括多个第一接触洞，该第二层间介电层更包括一开口对应于该第二通道层并部分暴露出该第一层间介电层，该第一层间介电层更包括多个第二接触洞暴露出该第二通道层，该第一电极与该第二电极经由该等第一接触洞分别与各该接触电极电性连接，且该第三电极与该第四电极经由该等第二接触洞与该第二通道层电性连接。
9.根据权利要求1所述的半导体组件，其特征在于，该导电栅极与该第二通道层为同一材料层。
10.根据权利要求1所述的半导体组件，其特征在于，更包括一发光组件，至少位于该第一区域内并与该第一电极电性连接。
11.根据权利要求1所述的半导体组件，其特征在于，该第二电极与该第三电极电性连接。
12.根据权利要求1所述的半导体组件，其特征在于，该第二电极与该掺杂栅极电性连接。
13.根据权利要求1所述的半导体组件，其特征在于，该导电栅极与该第三电极电性连接。
14.根据权利要求1所述的半导体组件，其特征在于，该导电栅极与该掺杂栅极电性连接。
15.根据权利要求1所述的半导体组件，其特征在于，该导电栅极与该第二电极部分重叠而形成一第一储存电容。
16.根据权利要求1所述的半导体组件，其特征在于，该图案化掺杂层更包括一储存电极，且该导电栅极与该储存电极部分重叠而形成一第二储存电容。
17.根据权利要求1所述的半导体组件，其特征在于，该图案化掺杂层更包括一储存电极，该导电栅极与该第二电极部分重叠而形成一第一储存电容，该导电栅极与该储存电极部分重叠而形成一第二储存电容，且该第二电极与该储存电极经由一接触洞电性连接。
18.一种半导体组件的制作方法，包括：
提供一基板，该基板包括一第一区域与一第二区域：
于该第一区域的该基板上形成一第一通道层；
于该基板上形成一图案化掺杂层，其中该图案化掺杂层包括两个接触电极连接该第一区域内的该第一通道层的两侧，以及一掺杂栅极位于该第二区域的该基板上；
于该基板上形成一栅极介电层，覆盖该第一通道层、该等接触电极与该掺杂栅极；
于该第一区域内的该栅极介电层上形成一导电栅极；
于该第二区域内的该栅极介电层上形成一第二通道层；
于该第一区域内形成一第一电极与一第二电极，分别与各该接触电极电性连接；以及
于该第二区域内形成一第三电极与一第四电极，分别电性连接该第二通道层的两侧。
19.根据权利要求18所述的半导体组件的制作方法，其特征在于，该第一通道层、该等接触电极、该栅极介电层、该导电栅极、该第一电极与该第二电极构成一第一薄膜晶体管组件，且该掺杂栅极、该栅极介电层、该第二通道层、该第三电极与该第四电极构成一第二薄膜晶体管组件。
20.根据权利要求19所述的半导体组件的制作方法，其特征在于，该第一薄膜晶体管组件包括一P型薄膜晶体管组件，该第二薄膜晶体管组件包括一N型薄膜晶体管组件，且该图案化掺杂层包括一P型图案化掺杂层。
21.根据权利要求18所述的半导体组件的制作方法，其特征在于，该第一通道层包括一多晶硅半导体层，且该第二通道层包括一非晶硅半导体层、一氧化物半导体层与一有机半导体层的其中一者。
22.根据权利要求18所述的半导体组件的制作方法，其特征在于，形成该图案化掺杂层的步骤包括一非离子植入(non-implant)制程。
23.根据权利要求22所述的半导体组件的制作方法，其特征在于，更包括对该图案化掺杂层进行至少一退火(anneal)制程。
24.根据权利要求18所述的半导体组件的制作方法，其特征在于，更包括于形成该等第一电极与该第二电极之后，于该第一区域内形成一发光组件，其中该发光组件与该第一电极电性连接。
25.根据权利要求18所述的半导体组件的制作方法，其特征在于，另包括于形成该第一电极、该第二电极、该第三电极与该第四电极的前，先于该导电栅极、该第二通道层与该栅极介电层上形成至少一层间介电层，于该至少一层间介电层与该栅极介电层形成多个第一接触洞分别暴露出各该接触电极，以及于该至少一层间介电层形成多个第二接触洞暴露出该第二通道层，其中该第一电极与该第二电极经由该等第一接触洞分别与各该接触电极电性连接，且该第三电极与该第四电极经由该等第二接触洞与该第二通道层电性连接。
26.根据权利要求18所述的半导体组件的制作方法，其特征在于，另包括于形成该第一电极、该第二电极、该第三电极与该第四电极的前，先于该导电栅极、该第二通道层与该栅极介电层上依序形成一第一层间介电层，以及一第二层间介电层堆栈于该第一层间介电层上，于该第一层间介电层、该第二层间介电层与该栅极介电层形成多个第一接触洞分别暴露出各该接触电极，于该第二层间介电层形成一开口对应于该第二通道层并部分暴露出该第一层间介电层，以及于该第一层间介电层形成多个第二接触洞暴露出该第二通道层，其中该第一电极与该第二电极经由该等第一接触洞分别与各该接触电极电性连接，且该第三电极与该第四电极经由该等第二接触洞与该第二通道层电性连接。
27.根据权利要求26所述的半导体组件的制作方法，其特征在于，形成该栅极介电层、该第一层间介电层与该第二层间介电层的该等第一接触洞、形成该第一层间介电层的该等第一接触洞，以及形成该第二层间介电层的该开口包括使用一半色调光罩并进行同一光刻暨蚀刻制程加以形成。
28.根据权利要求26所述的半导体组件的制作方法，其特征在于，该第一层间介电层包括一氧化硅层，且该第二层间介电层包括一氮化硅层。
29.根据权利要求18所述的半导体组件的制作方法，其特征在于，该导电栅极与该第二通道层为同一材料层并利用同一光刻暨蚀刻制程所定义出。
30.一种电致发光组件，设置于一基板上，该基板包括一第一区域与一第二区域，该电致发光组件包括：
一第一信道层，位于该第一区域的该基板上；
一图案化掺杂层，包括一掺杂栅极以及两个接触电极，该掺杂栅极位于该第二区域的该基板上，该等接触电极分别连接该第一通道层的两侧；
一栅极介电层，覆盖该第一信道层与该图案化掺杂层；
一导电栅极，位于该第一区域的该栅极介电层上；
一第二信道层，位于该第二区域的该栅极介电层上；
一第一电极与一第二电极，分别与各该接触电极电性连接；
一第三电极与一第四电极，分别电性连接该第二通道层的两侧；以及
一发光组件，与该第一电极电性连接。
31.根据权利要求30所述的电致发光组件，其特征在于，该发光组件包括一阳极电极、一发光层与一阴极电极，且该阳极电极电性连接该第一电极。
32.根据权利要求30所述的电致发光组件，其特征在于，该导电栅极与该第三电极电性连接。
33.根据权利要求30所述的电致发光组件，其特征在于，该导电栅极与该第二电极部分重叠而形成一第一储存电容。
34.根据权利要求30所述的电致发光组件，其特征在于，更包括一电源线、一扫描线、与一数据线，该电源线电性连接该第二电极，该扫描线电性连接该导电电极，且该数据线电性连接该第四电极。
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