CN102496609B - 内嵌晶粒封装结构及其制造方法 - Google Patents

内嵌晶粒封装结构及其制造方法 Download PDF

Info

Publication number
CN102496609B
CN102496609B CN201110435561.0A CN201110435561A CN102496609B CN 102496609 B CN102496609 B CN 102496609B CN 201110435561 A CN201110435561 A CN 201110435561A CN 102496609 B CN102496609 B CN 102496609B
Authority
CN
China
Prior art keywords
groove
circuit
crystal grain
several
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110435561.0A
Other languages
English (en)
Other versions
CN102496609A (zh
Inventor
李育颖
陈光雄
王圣民
郑秉昀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201110435561.0A priority Critical patent/CN102496609B/zh
Publication of CN102496609A publication Critical patent/CN102496609A/zh
Application granted granted Critical
Publication of CN102496609B publication Critical patent/CN102496609B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明关于一种内嵌晶粒封装结构及其制造方法。该内嵌晶粒封装结构包括一第一金属层、一晶粒、一第一介电层、一第一线路、一保护层及数个外部连接元件。该金属层具有一凹槽与数个条沟槽，这些沟槽围绕该凹槽，且这些沟槽与该凹槽的侧壁具有数个凹陷部。该晶粒位于该凹槽内。该第一介电层覆盖该晶粒，且具有数个第一开口以显露该晶粒的一部分。该第一线路位于这些第一开口，且电性连接该晶粒。该保护层用以保护该第一线路，且具有数个保护层开口。这些外部连接元件位于这些保护层开口。藉此，该第一金属层可增加散热面积以改善散热效果。

Description

内嵌晶粒封装结构及其制造方法
技术领域
本发明关于一种半导体封装结构及其制造方法，详言之，关于一种内嵌晶粒封装结构及其制造方法。
背景技术
在已知半导体封装结构中，为了增加散热效果，其会于晶粒的上方或下方设置一散热片。然而该散热片无法直接与该晶粒接触，导致散热效果较差。因此，该晶粒所产生的热能主要还是由印刷电路板进行散热。此外，该散热片在封模(Molding)过程中附加上去，因此其与封胶材料(Molding Compound)间的结合力并不高。
因此，有必要提供一创新且富进步性的内嵌晶粒封装结构及其制造方法，以解决上述问题。
发明内容
本发明另提供一种内嵌晶粒封装结构，其包括一第一金属层、一晶粒、一第一介电层、一第一线路、一保护层及数个外部连接元件。该第一金属层具有一第一表面、一第二表面、一凹槽与数个条沟槽，其中该凹槽与这些沟槽位于该第一表面，这些沟槽围绕该凹槽，且这些沟槽及该凹槽的侧壁具有数个凹陷部。该晶粒位于该凹槽内。该第一介电层位于该第一表面上以覆盖该晶粒，且具有数个第一开口以显露该晶粒的一部分。该第一线路位于这些第一开口，且电性连接该晶粒。该保护层用以保护该第一线路，且具有数个保护层开口。这些外部连接元件位于这些保护层开口。
本发明提供一种内嵌晶粒封装结构的制造方法，其包括以下步骤：(a)提供一第一金属层及一第二金属层，其中该第一金属层黏附于该第二金属层；(b)分别形成至少一凹槽与数个条沟槽于该第一金属层及该第二金属层，其中这些沟槽围绕该凹槽，且这些沟槽及该凹槽的侧壁具有数个凹陷部；(c)附着至少一晶粒于该至少一凹槽内；(d)分别形成一第一介电层于该第一金属层及该第二金属层上以覆盖该至少一晶粒；(e)形成数个第一开口于该第一介电层，以显露该至少一晶粒的一部分；(f)形成一第一线路于这些第一开口，以电性连接该至少一晶粒；(g)形成一保护层，以保护该第一线路，其中该保护层具有数个保护层开口；(h)分离该第一金属层及该第二金属层；及(i)形成数个外部连接元件于这些保护层开口。
本发明另提供一种内嵌晶粒封装结构的制造方法，其包括以下步骤：(a)提供一第一金属层；(b)形成至少一凹槽与数个条沟槽于该第一金属层，其中这些沟槽围绕该凹槽，且这些凹槽及该凹槽的侧壁具有数个凹陷部；(c)附着至少一晶粒于该至少一凹槽内；(d)形成一第一介电层于该第一金属层上以覆盖该至少一晶粒；(e)形成数个第一开口于该第一介电层，以显露该至少一晶粒的一部分；(f)形成一第一线路于这些第一开口，以电性连接该至少一晶粒；(g)形成一保护层，以保护该第一线路，其中该保护层具有数个保护层开口；及(h)形成数个外部连接元件于这些保护层开口。
在本发明中，该第一金属层可直接将该晶粒的热能传导出去，因此可增加散热面积以改善散热效果。此外，该晶粒位于该第一金属层的凹槽内，其总厚度较薄。而且该凹槽的凹陷部设计除了可以增加该第一金属层与该第一介电层间的结合力，也可增加散热面积。
附图说明
图1显示本发明内嵌晶粒封装结构的一实施例的示意图；
图2显示本发明内嵌晶粒封装结构中该第一金属层的一实施例的立体示意图；
图3显示本发明内嵌晶粒封装结构中该第一金属层的另一实施例的立体示意图；
图4显示本发明内嵌晶粒封装结构中该第一金属层的另一实施例的立体示意图；及
图5至图19显示本发明内嵌晶粒封装结构的制造方法的一实施例的示意图。
具体实施方式
参考图1，显示本发明内嵌晶粒封装结构的一实施例的示意图。该内嵌晶粒封装结构1包括一第一金属层10、一晶粒12、一第一介电层14、一第一线路16、一第二介电层18、一第二线路20、一保护层22及数个外部连接元件24。
该第一金属层10具有一第一表面101、一第二表面102、一凹槽103、数条沟槽104及一环墙部105。在本实施例中，该第一金属层10的材质为高导热的金属，例如：铜或铝等。该凹槽103及这些沟槽104位于该第一表面101，且皆为盲孔。该环墙部105位于该凹槽103及这些沟槽104之间。亦即，该环墙部105定义出该凹槽103，且这些沟槽104围绕该凹槽103及该环墙部105。较佳地，该第一表面101为粗糙表面，以增加该第一金属层10与该第一介电层14间的结合力。
该晶粒12位于该凹槽103内。在本实施例中，该晶粒12利用一散热胶13黏附于该凹槽103中及该第一金属层10上，且具有数个晶片焊垫121。
该第一介电层14位于该第一表面101上及该凹槽103内以覆盖该晶粒12，且具有数个第一开口141以显露该晶粒12的一部分（即这些晶片焊垫121）。在本实施例中，该第一介电层14为透明或半透明的聚丙烯(Polypropylene,PP)或ABF（AjinomotoBuild-up Film）。该第一线路16位于这些第一开口141内及该第一介电层14上，且电性连接该晶粒12的晶片焊垫121。
该第二介电层18位于该第一介电层14上，且具有数个第二开口181，以显露该第一线路16的一部分。在本实施例中，该第二介电层18的材质与该第一介电层14相同。该第二线路20位于这些第二开口181及该第二介电层18上，且电性连接该第一线路16。
该保护层22位于该第二介电层18及该第二线路20上，以保护该第二线路20。该保护层22（例如一PI材质的钝化层）具有数个保护层开口221，以显露该第二线路20的一部分。这些外部连接元件24（例如焊球）位于这些保护层开口221中的该第二线路20上。
要注意的是，在其他实施例中，该第二介电层18及该第二线路20可省略，则该保护层22位于该第一介电层14及该第一线路16上，以保护该第一线路16。因此，这些保护层开口221显露该第一线路16的一部分，且这些外部连接元件24位于这些保护层开口221中的该第一线路16上。此外，可以理解的是，该第二介电层18及该第二线路20上方亦可再增加至少一介电层及线路。
在本实施例中，该第一金属层10可直接将该晶粒12的热能传导出去，因此可增加散热面积以改善散热效果。此外，该晶粒12位于该第一金属层10的凹槽103内，其总厚度较薄。而且该凹槽103的设计除了可以增加该第一金属层10与该第一介电层14间的结合力，也可增加散热面积。
参考图2，显示本发明内嵌晶粒封装结构中该第一金属层的一实施例的立体示意图。在本实施例的第一金属层10中，这些沟槽104及该凹槽103的侧壁具有数个凹陷部106，以增加该第一金属层10与该第一介电层14间的结合力，并且有效增加散热面积。
参考图3，显示本发明内嵌晶粒封装结构中该第一金属层的另一实施例的立体示意图。在本实施例的第一金属层10a中，该环墙部105具有数个横沟107，这些横沟107连通这些沟槽104及该凹槽103，其不仅可增加该第一金属层10与该第一介电层14间的结合力，还具有排气的功能。
参考图4，显示本发明内嵌晶粒封装结构中该第一金属层的另一实施例的立体示意图。在本实施例的第一金属层10b中，该环墙部105具有数个盲孔108，其不仅可增加该第一金属层10与该第一介电层14间的结合力，还具有排气的功能。
参考图5至图19，显示本发明内嵌晶粒封装结构的制造方法的一实施例的示意图。
参考图5，提供一第一金属层10及一第二金属层30。该第一金属层10黏附位于该第二金属层30。在本实施例中，该第一金属层10具有一第一表面101及一第二表面102，且该第二金属层30具有一第一表面301及一第二表面302。该第一金属层10的第二表面102利用一胶层31黏附于该第二金属层30的第二表面302，且该第一金属层10的第一表面101及该第二金属30的第一表面301皆为粗糙表面。该第一金属层10及该第二金属层30的材质为高导热的金属，例如：铜或铝等。
参考图6，以蚀刻方式分别形成至少一凹槽103于该第一金属层10及该第二金属层30。较佳地，更分别形成数条沟槽104于该第一金属层10及该第二金属层30，其中这些沟槽104围绕该凹槽103。该凹槽103及这些沟槽104分别位于该第一金属层10的该第一表面101与该第二金属层30的该第一表面301，且皆为盲孔。该凹槽103及这些沟槽104之间形成一环墙部105。较佳地，这些沟槽104及该凹槽103的侧壁具有数个凹陷部106（图2），且该环墙部105具有数个横沟107（图3）或盲孔108（图4）。此外，图中假想线为切割线50，其沿着这些沟槽104。
参考图7，附着一晶粒12于该凹槽103内。在本实施例中，该晶粒12利用一散热胶13黏附于该凹槽103中，且具有数个晶片焊垫121。
参考图8，分别形成一第一介电层14于该第一金属层10及该第二金属层30上以覆盖该晶粒12。在本实施例中，该第一介电层14为透明或半透明的聚丙烯(Polypropylene,PP)或ABF（Ajinomoto Build-up Film）。该第一介电层14为一片状结构，其压合或贴合于该第一金属层10及该第二金属层30上。
参考图9，以激光钻孔或机械钻孔方式形成数个第一开口141于该第一介电层14，以显露该晶粒12的一部分（即这些晶片焊垫121）。
参考图10，形成一绝缘层32于该第一介电层14上。该绝缘层32具有数个绝缘层开口321，以显露这些第一开口141。在本实施例中，该绝缘层32为一干膜（DryFilm）。
参考图11，填入一导电金属（例如：铜）于这些绝缘层开口321及这些第一开口141，以形成一第一线路16于这些第一开口141及这些绝缘层开口321。该第一线路16电性连接该晶粒12的晶片焊垫121。
参考图12，移除该绝缘层32后，形成一第二介电层18于该第一介电层14上。在本实施例中，该第二介电层18的材质与该第一介电层14相同。
参考图13，形成数个第二开口181于该第二介电层18，以显露该第一线路16的一部分。
参考图14，形成一绝缘层34于该第二介电层18上。该绝缘层34具有数个绝缘层开口341，以显露这些第二开口181。
参考图15，填入一导电金属于这些绝缘层开口341及这些第二开口181，以形成一第二线路20于这些第二开口181及这些绝缘层开口341。该第二线路20电性连接该第一线路16。
参考图16，移除该绝缘层34后，形成一保护层22于该第二介电层18及该第二线路20上，以保护该第二线路20。在本实施例中，该保护层22为一PI材质的钝化层（Passivation Layer）。
参考图17，形成数个保护层开口221于该保护层22，以显露该第二线路20的一部分，而定义出球垫（Ball Pad）的位置。
参考图18，分离该第一金属层10及该第二金属层30，亦即移除该第一金属层10的第二表面102与该第二金属层30的第二表面302之间的该胶层31。
参考图19，形成数个外部连接元件24（例如焊球）于这些保护层开口221内的球垫上。之后，进行切割步骤，即沿着该切割线50分别切割该第一金属层10及该第二金属层30，以形成数个内嵌晶粒封装结构1，如图1所示。
在本实施例中，可同时对该第一金属层10及该第二金属层30进行加工，而且该第一金属层10及该第二金属层30可以是嵌板（Panel）形式，因此可减少制造成本。此外，该第一介电层14及该第二介电层18不是已知封胶材料（MoldingCompound），因此不需进行已知封模(Molding)工艺。
在本实施例中，形成二层介电层（该第一介电层14及该第二介电层18），然而可以理解的是，该第一金属层10及该第二金属层30上也可以仅形成一层介电层，例如仅有该第一介电层14，此时，该保护层22直接形成于该第一介电层14及该第一线路16上，以保护该第一线路16。因此，这些保护层开口221显露该第一线路16的一部分，且这些外部连接元件24位于这些保护层开口221中的该第一线路16上。此外，可以理解的是，该第二介电层18及该第二线路20上方亦可再形成至少一介电层及线路。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。

Claims (14)

1.一种内嵌晶粒封装结构，包括：
一第一金属层，具有一第一表面、一第二表面、一凹槽、数条沟槽与一环墙部，其中该环墙部定义出该凹槽，该凹槽与所述沟槽位于该第一表面，所述沟槽围绕该凹槽及该环墙部，且所述沟槽及该凹槽的侧壁具有数个凹陷部；
一晶粒，位于该凹槽内；
一第一介电层，位于该第一表面上以覆盖该晶粒，且具有数个第一开口以显露该晶粒的一部分；
一第一线路，位于所述第一开口，且电性连接该晶粒；
一保护层，保护该第一线路，且具有数个保护层开口；及
数个外部连接元件，位于所述保护层开口。
2.如权利要求1的内嵌晶粒封装结构，其中该第一表面为粗糙表面。
3.如权利要求1的内嵌晶粒封装结构，其中该环墙部具有数个盲孔或横沟。
4.如权利要求1的内嵌晶粒封装结构，更包括：
一第二介电层，位于该第一介电层上，且具有数个第二开口，以显露该第一线路的一部分；及
一第二线路，位于所述第二开口，且电性连接该第一线路；
其中该保护层位于该第二介电层及该第二线路上，以保护该第二线路，所述数个保护层开口显露该第二线路的一部分。
5.一种内嵌晶粒封装结构的制造方法，包括：
(a)提供一第一金属层及一第二金属层，其中该第一金属层具有一第一表面及一第二表面，该第二金属层具有一第一表面及一第二表面，该第一金属层的第二表面利用一胶层黏附于该第二金属层的第二表面；
(b)分别形成至少一凹槽与数条沟槽于该第一金属层及该第二金属层，其中该凹槽与所述沟槽形成于该第一金属层的该第一表面及该第二金属层的该第一表面，该凹槽及所述沟槽之间形成一环墙部，所述沟槽围绕该凹槽及该环墙部，且所述沟槽及该凹槽的侧壁具有数个凹陷部；
(c)附着至少一晶粒于该至少一凹槽内；
(d)分别形成一第一介电层于该第一金属层及该第二金属层上以覆盖该至少一晶粒；
(e)形成数个第一开口于该第一介电层，以显露该至少一晶粒的一部分；
(f)形成一第一线路于所述第一开口，以电性连接该至少一晶粒；
(g)形成一保护层，以保护该第一线路，其中该保护层具有数个保护层开口；
(h)分离该第一金属层及该第二金属层；及
(i)形成数个外部连接元件于所述保护层开口。
6.如权利要求5的制造方法，其中该步骤(a)中，该第一金属层的第一表面及该第二金属的第一表面皆为粗糙表面。
7.如权利要求5的制造方法，其中该步骤(e)之后更包括一形成一绝缘层于该第一介电层上的步骤，其中该绝缘层具有数个绝缘层开口，以显露所述第一开口；该步骤(f)形成该第一线路于所述第一开口及所述绝缘层开口；且该步骤(f)之后更包括一移除该绝缘层的步骤。
8.如权利要求5的制造方法，其中该步骤(f)之后更包括：
(f1)形成一第二介电层于该第一介电层上；
(f2)形成数个第二开口于该第二介电层，以显露该第一线路的一部分；及
(f3)形成一第二线路于所述第二开口，以电性连接该第一线路；
其中该步骤(g)形成所述保护层于该第二介电层及该第二线路上，以保护该第二线路，其中所述数个保护层开口显露该第二线路的一部分。
9.如权利要求5的制造方法，其中该步骤(i)之后更包括一沿着所述沟槽切割该第一金属层及该第二金属层的步骤，以形成数个内嵌晶粒封装结构。
10.一种内嵌晶粒封装结构的制造方法，包括：
(a)提供一第一金属层，该第一金属层具有一第一表面及一第二表面；
(b)形成至少一凹槽与数条沟槽于该第一金属层的该第一表面，其中该凹槽及所述沟槽之间形成一环墙部，所述沟槽围绕该凹槽及该环墙部，且所述沟槽及该凹槽的侧壁具有数个凹陷部；
(c)附着至少一晶粒于该至少一凹槽内；
(d)形成一第一介电层于该第一金属层上以覆盖该至少一晶粒；
(e)形成数个第一开口于该第一介电层，以显露该至少一晶粒的一部分；
(f)形成一第一线路于所述第一开口，以电性连接该至少一晶粒；
(g)形成一保护层，以保护该第一线路，其中该保护层具有数个保护层开口；及
(h)形成数个外部连接元件于所述保护层开口。
11.如权利要求10的制造方法，其中该步骤(a)中，该第一金属层的该第一表面为粗糙表面。
12.如权利要求10的制造方法，其中该步骤(e)之后更包括一形成一绝缘层于该第一介电层上的步骤，其中该绝缘层具有数个绝缘层开口，以显露所述第一开口；该步骤(f)形成该第一线路于所述第一开口及所述绝缘层开口；且该步骤(f)之后更包括一移除该绝缘层的步骤。
13.如权利要求10的制造方法，其中该步骤(f)之后更包括：
(f1)形成一第二介电层于该第一介电层上；
(f2)形成数个第二开口于该第二介电层，以显露该第一线路的一部分；及
(f3)形成一第二线路于所述第二开口，以电性连接该第一线路；
其中该步骤(g)形成所述保护层于该第二介电层及该第二线路上，以保护该第二线路，其中所述数个保护层开口显露该第二线路的一部分。
14.如权利要求10的制造方法，其中该步骤(h)之后更包括一沿着所述沟槽切割该第一金属层的步骤，以形成数个内嵌晶粒封装结构。
CN201110435561.0A 2011-12-22 2011-12-22 内嵌晶粒封装结构及其制造方法 Active CN102496609B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110435561.0A CN102496609B (zh) 2011-12-22 2011-12-22 内嵌晶粒封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110435561.0A CN102496609B (zh) 2011-12-22 2011-12-22 内嵌晶粒封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN102496609A CN102496609A (zh) 2012-06-13
CN102496609B true CN102496609B (zh) 2014-10-01

Family

ID=46188414

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110435561.0A Active CN102496609B (zh) 2011-12-22 2011-12-22 内嵌晶粒封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN102496609B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1172552A (zh) * 1994-07-19 1998-02-04 模拟设备股份有限公司 增强散热引线框
US6160311A (en) * 1999-06-14 2000-12-12 First International Computer Inc. Enhanced heat dissipating chip scale package method and devices
CN2650328Y (zh) * 2003-08-25 2004-10-20 富微科技股份有限公司 具有加强金属与胶体接触面的半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06169029A (ja) * 1992-05-11 1994-06-14 Nec Corp Ｐｗｂの放熱パッド
US6709898B1 (en) * 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
TW511779U (en) * 2001-11-29 2002-11-21 Advanced Semiconductor Eng Thermal enhanced semiconductor build-up package
JP2010062365A (ja) * 2008-09-04 2010-03-18 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1172552A (zh) * 1994-07-19 1998-02-04 模拟设备股份有限公司 增强散热引线框
US6160311A (en) * 1999-06-14 2000-12-12 First International Computer Inc. Enhanced heat dissipating chip scale package method and devices
CN2650328Y (zh) * 2003-08-25 2004-10-20 富微科技股份有限公司 具有加强金属与胶体接触面的半导体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平6-169029A 1994.06.14

Also Published As

Publication number Publication date
CN102496609A (zh) 2012-06-13

Similar Documents

Publication Publication Date Title
TWI408837B (zh) 封裝載板及其製作方法
CN102789991B (zh) 封装结构及其制作方法
US8461689B2 (en) Packaging structure having embedded semiconductor element
JP5536814B2 (ja) パッケージキャリアの製造方法
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
JP2009124151A (ja) 接合信頼性の向上した積層型半導体パッケージ
JP2008091879A (ja) 放熱装置を備えた集積回路パッケージおよびその製造方法
US9941233B2 (en) Electronic device and mounting structure of the same
WO2009002381A3 (en) Mold compound circuit structure for enhanced electrical and thermal performance
US8716830B2 (en) Thermally efficient integrated circuit package
US8563363B2 (en) Fabricating method of semiconductor package structure
JP2019071412A (ja) チップパッケージ
TWI620356B (zh) 封裝結構及其製作方法
TW201239998A (en) Method for mold array process to prevent peripheries of substrate exposed
JP5607092B2 (ja) パッケージ構造およびその製造方法
WO2014188632A1 (ja) 放熱構造を有する半導体装置および半導体装置の積層体
CN112259463A (zh) 扇出芯片的封装方法及扇出芯片封装结构
TWI449138B (zh) 封裝載板
CN102496609B (zh) 内嵌晶粒封装结构及其制造方法
CN114512464B (zh) 扇出型封装结构和扇出型封装结构的制备方法
CN109935556A (zh) 发光二极管封装结构、散热基板及散热基板的制造方法
US8217506B2 (en) Semiconductor packaging structure having conductive gel to package semiconductor device
KR101996935B1 (ko) 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법
KR102016019B1 (ko) 고열전도성 반도체 패키지
US20120070684A1 (en) Thermal conductivity substrate and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant