CN102468163A - Nmos晶体管的制造方法 - Google Patents
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Abstract
一种半导体技术领域的NMOS晶体管的制造方法,包括:提供半导体衬底;在所述半导体衬底上形成栅极介电层和位于栅极介电层上的栅极;以所述栅极介电层和所述栅极为掩模,对所述半导体衬底进行非晶化处理,形成非晶化区域;在非晶化区域内形成源/漏区,且在形成源/漏区期间在所述栅极内注入氟离子和磷离子;在所述源/漏区上施加压应力层;对所述源/漏区和所述栅极进行离子激活处理;去除所述压应力层。本发明在栅极中注入氟离子,然后使氟离子进入栅极介电层,氟离子取代栅极介电层中的部分氧离子形成氟硅基团,提高了栅极介电层和半导体衬底间的界面品质,从而改善了NMOS晶体管的热载流子注入效应。
Description
技术领域
本发明涉及的是一种半导体技术领域的制造方法,特别涉及的是一种NMOS晶体管的制造方法。
背景技术
随着半导体器件集成度的不断提高,其特征尺寸逐渐减小,源/漏极以及源/漏极延伸区(Source/Drain Extension)相应地变浅,当前工艺水平要求半导体器件的源/漏极结的深度小于1000埃,而且最终可能要求结的深度在200埃或者更小的数量级。
结深的减小要求更低的热处理温度,而更低的热处理温度(小于500摄氏度,甚至更低)使得结的横向尺寸随之减小,所述结的横向尺寸的减小将导致器件在工作时形成的位于结和沟道区之间的电场在结和沟道区的交界边缘形成尖峰,即在结和沟道区的交界边缘处形成有高电场,电子在移动的过程中将受此高电场加速为高能粒子,所述高能粒子碰撞产生电子-空穴对(称为热载流子),所述热载流子从电场获得能量,可进入栅氧化层或栅极中,继而影响器件的阈值电压控制以及跨导的漂移,即产生HCI(Hot CarrierInjection,热载流子注入)效应,从而造成阈值电压的上升、饱和电流的下降以及载流子迁移率的下降等。
NMOS晶体管的传导载流子是电子,PMOS晶体管的传导载流子是空穴,电子的迁移率比空穴大很多,因此在同样的电场下,电子可以获得更大的能量,在高电场下,电子被加速为“热电子”,而热空穴很难出现。由此,如何抑制NMOS晶体管的HCI效应,即抑制热载流子进入栅氧化层或穿透所述栅氧化层而进入导电沟道,成为本领域技术人员亟待解决的问题。
当前,业界为改善NMOS晶体管的HCI,通常采用LDD(Lightly DopedDrain,轻掺杂漏注入)离子注入的优化方法,利用减小LDD离子注入的剂量和增大LDD注入能量,获得较深的LDD结,减小横向电场强度,从而改善HCI。但增大LDD离子注入能量,随着结深的加大,器件的有效沟道长度也将减小,这样就会增加短沟道效应(Short Channel Effect,简称SCE),引起器件直流特性的衰退。因此,单纯通过改变LDD离子注入的剂量和能量来改善HCI是不够的。
为了克服上述缺点,中国专利申请号为:200410089222.1,名称为:减小I/O NMOS器件热载流子注入的方法,该技术首先进行多晶硅栅刻蚀,再进行多晶硅栅再氧化,然后进行LDD快速热退火,退火后,先在LDD中采用砷离子注入,接着在LDD中采用磷离子注入,最后进行多晶硅侧墙淀积与刻蚀。但是该技术改变了现有的工艺,与现有工艺的兼容性较差。
为了克服上述缺点,现有技术还公开了一种技术方案,在NMOS晶体管的源/漏延伸结构形成后进行退火,以使低掺杂源/漏区注入的杂质离子充分激活和扩散。但是在上述技术中,随着半导体器件尺寸的持续缩小,比如在65nm及以下尺寸的半导体器件中,上述技术方案不足以抑制热载流子注入效应,因而不适用。
发明内容
本发明所要解决的问题是:在NMOS晶体管的制造工艺中,如何改善HCI效应。
为解决上述问题,本发明提供一种NMOS晶体管的制造方法,包括:提供半导体衬底;在所述半导体衬底上形成栅极介电层和位于栅极介电层上的栅极;以所述栅极介电层和所述栅极为掩模,对所述半导体衬底进行非晶化处理,形成非晶化区域;在非晶化区域内形成源/漏区,且在形成源/漏区期间在所述栅极内注入氟离子和磷离子;在所述源/漏区上施加压应力层;对所述源/漏区和所述栅极进行离子激活处理;去除所述压应力层。
可选地,所述非晶化区域采用离子注入的方法形成。
可选地,所述形成源/漏区依次包括:在所述栅极中注入氟离子和磷离子;在所述非晶化区域内进行轻掺杂离子注入;在所述非晶化区域内进行重掺杂离子注入。
可选地,所述形成源/漏区依次包括:在所述非晶化区域内进行轻掺杂离子注入;在所述栅极中注入氟离子和磷离子;在所述非晶化区域内进行重掺杂离子注入。
可选地,所述形成源/漏区依次包括:在所述非晶化区域内进行轻掺杂离子注入;在所述非晶化区域内进行重掺杂离子注入;在所述栅极中注入氟离子和磷离子。
可选地,在所述栅极中注入氟离子和磷离子包括:先在所述栅极中注入磷离子,然后在所述栅极中注入氟离子。
可选地,在所述栅极中注入氟离子和磷离子包括:先在所述栅极中注入氟离子,然后在所述栅极中注入磷离子。
可选地,在所述栅极中注入氟离子和磷离子包括:在所述栅极中同时注入氟离子和磷离子。
可选地,在所述栅极中同时注入氟离子和磷离子包括:在所述栅极中直接注入PF3和PF5中的一种或其组合。
可选地,所述压应力层为氮化硅层或者为氮氧化硅层。
可选地,所述压应力层由化学气相沉积方法形成。
可选地,所述离子激活处理是采用尖峰退火的方法实现的,所述尖峰退火的反应温度为1100摄氏度至1300摄氏度,反应时间为0.1毫秒至5秒。
可选地,所述压应力层由干法刻蚀方法或湿法腐蚀方法或两种方法的结合方法去除。
与现有技术相比,本发明具有以下优点:在栅极中注入了氟离子,且后续的离子激活处理激活了氟离子,使氟离子扩散进入栅极介电层,氟离子取代栅极介电层中的部分氧离子,从而形成氟硅基团,同时由于氟离子修复化学键的功能,进而使得栅极介电层和半导体衬底的界面变得更加致密,提高了栅极介电层和半导体衬底间的界面品质,阻止形成电荷陷阱,防止在加电压下轻掺杂源/漏区聚集电荷,从而大大改善了NMOS晶体管的HCI效应。
附图说明
图1为本发明NMOS晶体管的制造方法的流程示意图;
图2至图11为按照图1所示的流程形成NMOS晶体管的一实施例示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述,HCI是由于在NMOS晶体管内存在较强的横向电场,使得载流子在输运的过程中发生碰撞电离,产生额外的电子空穴对,部分热载流子注入栅氧化层或栅极中,从而产生HCI效应。
因此,在制造半导体器件时,为防止上述缺陷的产生,本发明提供的NMOS晶体管的制造方法包括:提供半导体衬底;在所述半导体衬底上形成栅极介电层和位于栅极介电层上的栅极;以所述栅极介电层和所述栅极为掩模,对所述半导体衬底进行非晶化处理,形成非晶化区域;在非晶化区域内形成源/漏区,且在形成源/漏区期间在所述栅极内注入氟离子和磷离子;在所述源/漏区上施加压应力层;对所述源/漏区和所述栅极进行离子激活处理;去除所述压应力层。本发明在栅极中添加氟离子,使氟离子进入栅极介电层,在栅极介电层中形成氟硅基团,明显改善了栅氧化层和栅极间的界面品质,从而大大改善了NMOS晶体管的HCI。
图1所示是本发明的制造方法的流程示意图,具体包括以下步骤:
S100,提供半导体衬底;
S101,在所述半导体衬底上形成栅极介电层和位于栅极介电层上的栅极;
S102,以所述栅极介电层和所述栅极为掩模,对所述半导体衬底进行非晶化处理,形成非晶化区域;
S103,在非晶化区域内形成源/漏区,且在形成源/漏区期间在所述栅极内注入氟离子和磷离子;
S104,在所述源/漏区上施加压应力层;
S105,对所述源/漏区和所述栅极进行离子激活处理;
S106,去除所述压应力层。
参考图2,首先执行步骤S100,提供半导体衬底200。其中,所述半导体衬底200为形成有半导体器件的硅、形成有半导体器件的绝缘体上硅(SOI)、或者为体硅。
接着执行步骤S101,在所述半导体衬底200上形成栅极介电层201和位于栅极介电层201上的栅极202,栅极介电层201和栅极202构成栅极结构,形成如图3所示的结构。
所述栅极介电层201是二氧化硅或氮氧化硅,其形成工艺可以是化学气相沉积工艺。
所述栅极202是多晶硅或多晶硅硅化物,其形成工艺可以采用本领域技术人员熟知的任何现有技术,如采用化学气相沉积法时,可以是低压等离子体化学气相沉积或者等离子体增强化学气相沉积。
接着执行步骤S102,以所述栅极介电层201和所述栅极202为掩模,对所述半导体衬底200进行非晶化处理,形成非晶化区域203,以防止离子注入沟道效应,具体如图4所示。
在具体实施例中,所述非晶化区域203可以采用离子注入的方法形成,可以注入锗离子、锑离子或其他原子序数大于硅的半导体离子,也可以以较大的注入剂量注入原子序数小于硅的离子,所述离子注入的注入剂量范围为3E14至1E16/平方厘米,注入离子的能量范围为5keV至50keV。
接着执行步骤S103,在非晶化区域203内形成源/漏区,且在形成源/漏区期间在所述栅极202内注入氟离子204和磷离子205。
作为本发明的一个具体实施例,步骤S103进一步包括:在所述栅极202中注入氟离子204和磷离子205;在非晶化区域203内进行轻掺杂离子注入;在非晶化区域203内进行重掺杂离子注入。
在所述栅极202中注入氟离子204和磷离子205时,可以先在所述栅极202中注入磷离子205,然后在所述栅极202中注入氟离子204;也可以在所述栅极202中同时注入氟离子204和磷离子205;还可以先在所述栅极202中注入氟离子204,然后在所述栅极202中注入磷离子205。形成如图5所示的结构,其中的·表示氟离子204,★表示磷离子205,此处只是示意图,并不能代表磷离子205和氟离子204的实际的注入剂量及注入深度,在此不应过多的限制本发明的保护范围。
当先在所述栅极202中注入磷离子205,然后在所述栅极202中注入氟离子204时:所述氟离子204的注入能量范围为2KeV至20KeV,注入剂量范围为1E14/cm2至3E15/cm2;所述磷离子205的注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2至5E15/cm2,以减小所述栅极202的损耗。
当在所述栅极202中同时注入氟离子204和磷离子205时,可以是在所述栅极202中直接注入PF3和PF5中的一种或其组合,此时注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2到6E15/cm2。
当先在所述栅极202中注入氟离子204,然后在所述栅极202中注入磷离子205时:所述氟离子204的注入能量范围为2KeV至20KeV,注入剂量范围为1E14/cm2至3E15/cm2;所述磷离子205的注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2至5E15/cm2,以减小所述栅极202的损耗。
在非晶化区域203内进行轻掺杂离子注入时,所述轻掺杂离子注入的掺杂离子可以是磷离子或者砷离子等,形成轻掺杂源/漏区206,如图6所示。当轻掺杂离子注入的离子为磷离子时,离子注入的能量范围为1KeV至20KeV,离子注入的剂量范围为1E14/cm2至1E15/cm2;当轻掺杂离子注入的离子为砷离子时,离子注入的能量范围为2KeV至35KeV,离子注入的剂量范围为1E14/cm2至1E15/cm2。
更进一步地,本实施例在轻掺杂离子注入之后还进行了袋状区离子注入,形成袋状区(图未示)。作为本发明的其他实施例,还可以在轻掺杂离子注入之前进行袋状区离子注入。
在非晶化区域203内进行重掺杂离子注入时,包括:在所述栅极介电层201和所述栅极202的相对两侧形成隔离侧壁207,形成如图7所示的结构(隔离侧壁207可以是氧化硅、氮化硅、氮氧化硅中一种或者它们任意的组合);以所述栅极202和所述隔离侧壁207为掩模,在半导体衬底200内注入磷离子或砷离子以形成重掺杂源/漏区208,形成如图8所示的结构。当在半导体衬底200内注入磷离子以形成重掺杂源/漏区208时,离子注入的能量范围为8KeV至30KeV,离子注入剂量范围为1.5E14/cm2至6E15/cm2;当在半导体衬底200内注入砷离子以形成重掺杂源/漏区208时,离子注入的能量范围为8KeV至50KeV,离子注入剂量范围为1.5E14/cm2至6E15/cm2。
在本发明的其他实施例中,还可以先在非晶化区域203内依次进行轻掺杂离子注入和重掺杂离子注入,然后再在所述栅极中注入氟离子和磷离子;或者是先在非晶化区域203内进行轻掺杂离子注入,接着在所述栅极中注入氟离子和磷离子,然后在非晶化区域203内进行重掺杂离子注入。上述两种情况下每个步骤的具体实施方式,与本实施例的各步骤完全相同。
接着执行步骤S104,在所述源/漏区上施加压应力层。
如图9所示,在形成源/漏区后,在所述源/漏区上施加了一层压应力层209,该压应力层209可以是氮化硅、氮氧化硅、氧化硅、氮化钛等各种材料,通常可以利用化学气相沉积的方法形成。由于压应力的大小是随着压应力层厚度的增加而增大的,该压应力层209的厚度不能过薄,一般可以设置在500至5000埃米之间,如为3000埃米。通过调整化学气相沉积的工艺条件,如反应气体流量、反应腔室的压应力、温度等,来调节所生成的压应力层具有的压应力种类及压应力大小是本领域的普通技术人员所熟知的,在此不再赘述。该压应力层209会导致源/漏区内的晶格结构发生明显变化。
接着执行步骤S105,对所述源/漏区和所述栅极202进行离子激活处理,形成如图10所示的结构。
在具体实施例中,所述离子激活处理采用尖峰退火,反应温度为1100摄氏度至1300摄氏度,反应时间为0.1毫秒至5秒。在实际应用中,所述离子激活处理包括至少两个作用:一是使得非晶化区域203部分或完全结晶,以修复缺陷;二是使栅极202中注入的部分氟离子204扩散进栅极介电层201,且进入栅极介电层201的氟离子204被激活,取代栅极介电层201中的部分氧离子,从而形成氟硅基团,同时由于氟离子修复化学键的功能,进而使得栅极介电层201和半导体衬底200的界面变得更加致密,提高了栅极介电层201和半导体衬底200间的界面品质。
最后执行步骤S106,去除所述压应力层209,形成如图11所示的结构。
当该压应力层209去除后,由于源/漏区的晶格结构已因该压应力层的生长而发生了变化,即使该压应力层209被去除,其对源/漏区产生的压应力效果仍会有所保留。本实施例中,选用的压应力层209为压应力的氮化硅层,其生长厚度为2000埃米。采用的压应力层去除方法为干法刻蚀和湿法腐蚀相结合的方法,先利用干法刻蚀去除大部分氮化硅,然后再利用热磷酸去除剩余的氮化硅层。在本发明的其他实施例中,也可以只利用干法刻蚀或只利用湿法腐蚀来去除该压应力层。
本发明在栅极中注入磷离子之后或注入磷离子时在栅极中也注入了氟离子,且通过快速尖峰退火工艺使部分氟离子扩散进入栅极介电层,又通过激光脉冲退火激活了栅极介电层中的氟离子,使氟离子取代栅极介电层中的部分氧离子,从而形成氟硅基团,同时由于氟离子修复化学键的功能,进而使得栅极介电层和半导体衬底的界面变得更加致密,提高了栅极介电层和半导体衬底间的界面品质,阻止形成电荷陷阱,防止在加电压下轻掺杂源/漏区聚集电荷,从而大大改善了NMOS晶体管的HCI效应。
虽然本发明己以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种NMOS晶体管的制造方法,其特征在于,包括步骤:
提供半导体衬底;
在所述半导体衬底上形成栅极介电层和位于栅极介电层上的栅极;
以所述栅极介电层和所述栅极为掩模,对所述半导体衬底进行非晶化处理,形成非晶化区域;
在非晶化区域内形成源/漏区,且在形成源/漏区期间在所述栅极内注入氟离子和磷离子;
在所述源/漏区上施加压应力层;
对所述源/漏区和所述栅极进行离子激活处理;
去除所述压应力层。
2.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述非晶化区域采用离子注入的方法形成。
3.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述形成源/漏区依次包括:在所述栅极中注入氟离子和磷离子;在所述非晶化区域内进行轻掺杂离子注入;在所述在非晶化区域内进行重掺杂离子注入。
4.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述形成源/漏区依次包括:在所述非晶化区域内进行轻掺杂离子注入;在所述栅极中注入氟离子和磷离子;在所述非晶化区域内进行重掺杂离子注入。
5.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述形成源/漏区依次包括:在所述非晶化区域内进行轻掺杂离子注入;在所述非晶化区域内进行重掺杂离子注入;在所述栅极中注入氟离子和磷离子。
6.根据权利要求1至5中任一项所述的NMOS晶体管的制造方法,其特征是,在所述栅极中注入氟离子和磷离子包括:先在所述栅极中注入磷离子,然后在所述栅极中注入氟离子。
7.根据权利要求6所述的NMOS晶体管的制造方法,其特征是,所述氟离子的注入能量范围为2KeV至20KeV,注入剂量范围为1E14/cm2至3E15/cm2;所述磷离子的注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2至5E15/cm2。
8.根据权利要求1至5中任一项所述的NMOS晶体管的制造方法,其特征是,在所述栅极中注入氟离子和磷离子包括:先在所述栅极中注入氟离子,然后在所述栅极中注入磷离子。
9.根据权利要求8所述的NMOS晶体管的制造方法,其特征是,所述氟离子的注入能量范围为2KeV至20KeV,注入剂量范围为1E14/cm2至3E15/cm2;所述磷离子的注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2至5E15/cm2。
10.根据权利要求1至5中任一项所述的NMOS晶体管的制造方法,其特征是,在所述栅极中注入氟离子和磷离子包括:在所述栅极中同时注入氟离子和磷离子。
11.根据权利要求10所述的NMOS晶体管的制造方法,其特征是,在所述栅极中同时注入氟离子和磷离子包括:在所述栅极中直接注入PF3和PF5中的一种或其组合。
12.根据权利要求11所述的NMOS晶体管的制造方法,其特征是,所述PF3和PF5中的一种或其组合的注入能量范围为3KeV至10KeV,注入剂量范围为1E15/cm2到6E15/cm2。
13.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述压应力层为氮化硅层或者为氮氧化硅层。
15.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述压应力层由化学气相沉积方法形成。
16.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述离子激活处理是采用尖峰退火的方法实现的,所述尖峰退火的反应温度为1100摄氏度至1300摄氏度,反应时间为0.1毫秒至5秒。
17.根据权利要求1所述的NMOS晶体管的制造方法,其特征是,所述压应力层由干法刻蚀方法或湿法腐蚀方法或两种方法的结合方法去除。
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CN112053956A (zh) * | 2020-08-18 | 2020-12-08 | 华虹半导体(无锡)有限公司 | Mosfet的制作方法及mosfet |
US11569093B2 (en) | 2020-08-18 | 2023-01-31 | Hua Hong Semiconductor (Wuxi) Limited | Method for making MOSFET and MOSFET |
CN112652663A (zh) * | 2020-12-10 | 2021-04-13 | 中国科学院微电子研究所 | Mos晶体管及利用离子注入提高源漏掺杂浓度的方法 |
CN112652663B (zh) * | 2020-12-10 | 2023-09-19 | 中国科学院微电子研究所 | Mos晶体管及利用离子注入提高源漏掺杂浓度的方法 |
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Publication number | Publication date |
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CN102468163B (zh) | 2014-09-03 |
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C06 | Publication | ||
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