CN102457269B - 一种鉴频鉴相电路及其应用于锁相环的方法 - Google Patents

Abstract

本发明实施例公开了一种鉴频鉴相电路，该电路包括：两个D触发器D1和D2、以及一与非门NA₁及一缓冲器Buff₁，两个D触发器D₁和D₂的输出作为与非门的输入端，与非门NA₁的输出端经缓冲器Buff₁后作为两个D触发器的第二复位端RST2；D触发器D₁和D触发器D₂的输出端分别得到信号Q₁和Q₂；该电路还包括一延时控制单元，信号Q₁和Q₂为延时控制单元的输入信号，该延时控制单元用于控制所述鉴频鉴相电路的输出信号的相位和脉宽。本发明还公开了应用上述鉴频鉴相电路的电荷泵锁相环，以及该鉴频鉴相电路应用于该锁相环的方法。本发明的技术方案通过简单的电路结构，可有效避免由于电荷泵电流不匹配引起的误差。

Description

一种鉴频鉴相电路及其应用于锁相环的方法

技术领域

本发明涉及模拟锁相环电路领域，具体的涉及一种应用于锁相环电路中的鉴频鉴相电路及该鉴频鉴相电路应用于锁相环的方法。

背景技术

锁相环(PLL-PhaseLockedLoop)是模拟及数模混合电路中基本并非常重要的一个模块。由锁相环构成的间接式频率合成器在无线通信领域发挥了非常重要的作用。锁相环是一个相位误差控制系统，通过比较输入信号和压控振荡器输出信号之间的相位差，产生误差控制电压，调整压控振荡器的频率，以达到与输入信号同频。高性能的锁相环必须满足高速、高稳定性和低功耗的要求。

通常，一个电荷泵锁相环(PLL)电路包括一个鉴频鉴相器(PhaseFrequencyDetector，PFD)，一个电荷泵(ChargePump，CP)，一个低通滤波器(LowPassFilter，LPF)，一个压控振荡器(Voltage-ControlledOscillator，VCO)及分频器(Divider，DIV)，如图1所示。鉴频鉴相器PFD侦测输入参考时钟信号F_ref与压控振荡器VCO输出时钟信号之间的相位差。电荷泵CP根据鉴频鉴相器PFD的输出，通过两个匹配的镜像电流I₁和I₂对低通滤波器LPF进行冲电或放电，压控振荡器VCO随低通滤波器LPF上电压的变化而改变输出时钟的频率。整个电路形成反馈结构，最终使得输出时钟经分频器后的频率和相位等于输入参考时钟。

如图2所示为现有的一种鉴频鉴相器PFD的典型电路图，该电路包括两个D触发器D1和D2、一与门和一缓存器，其中复位信号RST1为外部复位信号，F_ref为输入参考频率，F_FB为输出频率经分频器DIV后的反馈频率，该鉴频鉴相器电路检测反馈频率F_FB和输入参考频率F_ref的相位差，该相位差信息输入至电荷泵电路进行频率和相位的调整。

在上述现有的鉴频鉴相器PFD的电路结构下，若电荷泵CP是理想的，则上述电荷泵锁相环具有无限的环路直流增益，若不考虑压控振荡器VCO的电压输入范围，则该锁相环就有无限的频率捕捉范围。只要电荷泵CP是理想的，锁相环对于参考频率源频率抖动就有零静态相位误差。但实际所用的电荷泵CP不可避免地有电荷泄漏、电荷共享、泵开关时间延时不同等不利因素，这些因素都不同程度地造成输出频率的相位偏差，进而降低输出时钟信号的抗噪声性能。

一般情况下，由于电路结构的原因，电荷泵电流很难精确的匹配，采用共源共栅结构可以有效改善这一不足。如图3所示为采用共源共栅连接的电荷泵的电路示意图，其中V_BP和V_BN为两个基准电压，I₁和I₂为两个镜像电流，开关信号UP和UN为鉴频鉴相电路输出给电荷泵电路的控制信号，控制电流的充放电时间，从而使输出电压VC维持在一个稳定值，得到一个稳定的输出频率。由于共源共栅电流镜电路输出阻抗远大于一般的电流镜电路，输出电流对输出电压不敏感，故可以改善电荷泵电路的镜像电流I₁和I₂的电流匹配精度。但是，每一条电流支路都由两个PMOS管和两个NMOS管组成，比一般的电流镜电路多了一个PMOS管和一个NMOS管，电路正常工作时，如果要使所有MOS管都饱和，需要更高的电源电压。在低电源电压工作的时候，由于可能不适合采用共源共栅电路结构，电荷泵电流的失配就会成为限制锁相环性能的一个重要因素。

发明内容

为解决上述技术问题，本发明实施例提供了一种鉴频鉴相电路，该电路包括：两个D触发器D1和D2、以及一与非门NA₁及一缓冲器Buff₁，两个D触发器D₁和D₂的输出作为与非门的输入端，与非门NA₁的输出端经缓冲器Buff₁后作为两个D触发器的第二复位端RST2；D触发器D₁和D触发器D₂的输出端分别得到信号Q₁和Q₂；该电路还包括一延时控制单元，信号Q₁和Q₂为延时控制单元的输入信号，该延时控制单元用于控制所述鉴频鉴相电路的输出信号的相位和脉宽。

所述鉴频鉴相电路还包括两个缓存器，分别连接于所述延时控制单元的两个输入端，使两路输入信号分别经一缓存器后输入至该延时控制单元。

所述延时控制单元包括反向延时单元一、反向延时单元二、反向延时单元五、反向延时单元六，所述四个反向延时单元的结构相同：两个与非门NA₂、NA₄和两个反相器N₂、N₄，输出信号UP和DN；其中，信号Q₁一方面经反向延时单元一后作为与非门NA₂的一输入端，另一方面经反向延时单元二后作为与非门NA₂的另一输入端；该与非门NA₂与反相器N₂串联后输出信号UP；信号Q₂一方面直接作为与非门NA₄的一输入端，另一方面，经反向延时单元五和反向延时单元六后作为与非门NA₄的另一输入端，该与非门NA₄与反相器N₄串联后输出信号DN。

所述延时控制单元还包括反向延时单元三、反向延时单元四、与非门NA₃和反相器N₃、与非门NA₅和反相器N₅，还包括输出信号UPB和DNB；其中，所述反向延时单元一至六的结构均相同；所述信号Q₁、信号Q₁依次经反向延时单元二和反向延时单元三后的信号，分别作为与非门NA₃的两个输入信号，与非门NA₃与反相器N₃串联后输出信号UPB；信号Q₂分别输入至反向延时单元五和反向延时单元四后的两个信号，作为与非门NA₅的两个输入信号，与非门NA₅与反相器N₅串联后输出信号DNB。

所述D触发器的结构包括：与非门G1和G2、反相器G3和G4、2个PMOS管M1和M4、3个NMOS管M2、M3和M5；其中，与非门G1和G2连接成RS触发器的形式，与非门G1为两输入与非门，与非门G2为三输入与非门，时钟信号、两个复位信号为连接得到的RS触发器的三个输入信号，该RS触发器的端再接反相器G3后连接PMOS管M1和NMOS管M3的栅极，时钟信号输入至NMOS管M2的栅极，PMOS管M1和NMOS管M2、M3依次串联于电源电压V_DD和地之间，PMOS管M1的漏极经反相器G4后作为所述D触发器的输出端Q，另外PMOS管M1的漏极还连接至PMOS管M4和NMOS管M5连接成的反相器的输出端，该反向器连接于电源电压和NMOS管M2的源极之间，该反相器的输入端连接至该D触发器的输出端Q。

所述反向延时单元一的结构包括一反相器、m个开关K₁至K_m和m个电容，其中每个电容与一个开关串联成一个支路，形成m个支路并联于反相器的输出端至地端之间。

用户通过寄存器设置所述m个开关的闭合状态，且满足各个反向延时单元的设置相同。

所述m个电容值的设置满足用户可通过开关状态的设置得到一个步长确定的连续的电容值范围。

一种包括上述鉴频鉴相电路的锁相环，该锁相环包括鉴频鉴相电路、电荷泵电路、低通滤波器、压控振荡器、分频器，其中，参考频率输入至鉴频鉴相电路输出充放电控制信号，再依次经电荷泵电路、低通滤波器和压控振荡器后输出，同时输出信号经分频器后得到反馈频率输入至鉴频鉴相电路。该电荷泵锁相环的锁相方法包括如下步骤：

初始化设置鉴频鉴相电路的反向延时单元中m个开关的闭合状态，设置反向延时单元的延时；

根据电荷泵锁相环的工作状态，当该电荷泵锁相环工作稳定后，判断该电荷泵锁相环的输出频率和参考频率是否存在固定相位差；

若存在固定相位差，则调节鉴频鉴相电路的反向延时单元中m个开关的闭合状态，调整反向延时单元的延时；再次判断当电荷泵锁相环工作稳定后，输出频率和参考频率是否存在固定相位差；

若不存在固定相位差，则维持反向延时单元中已设置的m个开关的闭合状态，所述电荷泵锁相环处于正确锁定状态。

本发明实施例中提出了一种鉴频鉴相电路及包括该鉴频鉴相电路应用于锁相环的方法，当锁相环相位对齐时，传统的鉴频鉴相输出的控制电荷泵的开关脉冲，是两相脉宽相等的脉冲信号。本发明的鉴频鉴相输出的是两相脉宽有所差异的脉冲信号。因此，充电支路的开关导通时间和放电支路的导通时间略有不同，从而抵消了由于电流不匹配所引起的误差。而且，本发明所述电路结构简单，可操作性强，用户可通过调节寄存器的配置值，改变该脉冲信号的脉宽差异，最大限度地消除电流不匹配所引起的误差，使锁相环输出频率的相位与输入参考频率的相位一致。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中电荷泵锁相环的典型示意图；

图2是现有技术中鉴频鉴相电路的典型电路图；

图3是现有技术中采用共源共栅连接的电荷泵的电路示意图；

图4是本发明具体实施方式所述鉴频鉴相电路的一电路结构图；

图5是本发明具体实施方式所述的鉴频鉴相电路的另一电路结构图；

图6是本发明具体实施方式所述鉴频鉴相电路中反向延时单元一的电路图；

图7是本发明具体实施方式所述鉴频鉴相电路中D触发器的电路图；

图8是本发明具体实施方式所述鉴频鉴相电路的输入信号相位对齐时的输出信号仿真波形图；

图9是图5所示鉴频鉴相电路应用于电荷泵锁相环的电路示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明具体实施方式所述的鉴频鉴相电路是在如图2所示的现有鉴频鉴相器PFD的一种典型电路的基础上进行的改进，在该现有的鉴频鉴相电路的基础上增加了一个延时控制单元，用于控制鉴频鉴相电路的输出信号的相位和脉宽。现有的鉴频鉴相电路包括两个D触发器D1和D2、以及一与非门NA₁及一缓冲器Buff₁，两个D触发器D₁和D₂的输出作为与非门的输入端，与非门的输出端经缓冲器Buff₁后作为两个D触发器的第二复位端RST2；D触发器D₁和D触发器D₂的输出端分别输出该现有的鉴频鉴相电路的输出信号Q₁和Q₂，该信号Q₁和Q₂作为所述延时控制单元的两个输入信号，为输入信号Q₁和输入信号Q₂。

本发明的一种具体实施方式中，鉴频鉴相电路具有两个输出信号UP和DN，该实施方式中所述延时控制单元包括四个反向延时单元B₁、B₂、B₅、B₆，两个缓冲器Buff₂和Buff₃，两个与非门NA₂、NA₄和两个反相器N₂、N₄。其中输入信号Q₁经缓冲器Buff₂后，一方面经反向延时单元一B₁后作为与非门NA₂的一输入信号，另一方面经反向延时单元二B₂后作为与非门NA₂的另一输入信号；该与非门NA₂与反相器N₂串联后输出信号UP；输入信号Q₂经缓冲器Buff₃后，一方面直接作为与非门NA₄的一输入信号，另一方面，依次经反向延时单元五B₅和反向延时单元六B₆后作为与非门NA₄的另一输入信号，该与非门NA₄与反相器N₄串联后为输出信号DN。

如图4所示，在另一实施方式中，还可在上述改进后的两输出的鉴频鉴相电路结构的基础上，在所述延时控制单元的两个输入端Q₁和Q₂分别增加一缓冲器Buff₂和Buff₃，从而使输入信号Q₁和Q₂经缓冲器Buff₂和Buff₃整形后再输入至所述延时控制单元。

其中，反向延时单元一B₁的电路结构图如图6所示，该结构包括一反相器、m个开关K₁至K_m和m个电容，其中m的取值为自然数，表示开关和电容的个数。每个电容与一个开关串联成一个支路，形成m个支路并联于反相器的输出端至地端之间，电容的大小以C₁为一个基本单位，m个电容的大小依次为C₁、2C₁、4C₁、......2^m-1C₁。该反向延时单元一B₁的工作过程如下：所述反向延时单元一B₁的m个开关K₁至K_m可通过寄存器控制，用户可以通过配置寄存器的方式改变m个开关的打开和关断状态。在本具体实施方式所示电路中，通过配置寄存器改变开关状态，从而调节并联的电容的个数，调节与反相器串联的电容并联支路的总电容量，从而有效地调节所述反向延时单元一B₁上的延时，在本具体实施方式中，用T_d表示该延时。

值得注意的是，本发明中m个电容的大小不局限于本具体实施方式所述的成比例取值，用户可任意设置该m个电容的大小，使用户通过设置开关的闭合状态时，可以得到一个尽量连续的电容值范围，从而使反向延时单元的延时可连续地调整，当然，所述连续的电容值范围指以一定的单位电容C为步长的连续，如为C、2C、3C......等。当该单位电容C越小时，则该反向延时单元延时的调整精度越高。

而且，反向延时单元二、反向延时单元五、反向延时单元六的电路结构均与反向延时单元一的电路结构相同，用户设置开关的状态时，对所有反向延时单元的设置完全相同，从而保证延时大小也相等，均为T_d。

其中，如图4所示的鉴频鉴相电路中的D触发器D₁的电路结构如图7所示，该D触发器电路包括与非门G1和G2、反相器G3和G4、2个PMOS管M1和M4、3个NMOS管M2、M3和M5。其中，与非门G1和G2连接成RS触发器的形式，与非门G1为两输入与非门，与非门G2为三输入与非门，时钟信号CK、复位信号RST1和RST2为连接得到的RS触发器的三个输入端信号，该RS触发器的端接反相器G3后连接PMOS管M1和NMOS管M3的栅极，时钟信号CK连接NMOS管M2的栅极，PMOS管M1和NMOS管M2、M3依次串联与电源电压V_DD和地之间，即PMOS管M1的漏极和NMOS管M2的漏极相连，NMOS管M2的源极和NMOS管M3的源极相连；另外，PMOS管M1的漏极一方面经反相器G4后输出所述D触发器的输出端Q；另一方面还连接至PMOS管M4和NMOS管M5连接成的反相器的输出端，该反向器连接于电源电压和NMOS管M2的源极之间，该反相器的输入端连接至该D触发器的输出端Q。

所述D触发器的工作过程如下：当复位信号RST1或RST2为低电平时，RS触发器经反相器G3后的A端点为低电平，PMOS管M1导通，PMOS管M3截止，则所述D触发器输出端Q为低电平；当复位信号RST1和RST2均为高电平时，一旦时钟信号CK为低电平，则A端点为高电平，此后不论时钟信号CK为高电平还是低电平，A端点均为高电平，此时NMOS管M3导通，从而使NMOS管M5的源极接地，而PMOS管M1和NMOS管M2均截止，则B端点和输出端Q之间，PMOS管M4和NMOS管M5组成的反相器和反相器G4形成互锁，D触发器的输出端Q保持不变。当时钟信号CK为高电平时，输出端A为高电平，则NMOS管M2和M3导通，PMOS管M1截止，将B端点电压向地端下拉；若此时输出端Q为低电平，则PMOS管M4导通，则将B端点电压向电源电压上拉，本具体实施方式中，NMOS管M2和M3的宽长比较PMOS管M4的宽长比大，后者的驱动能力较小，故B端点为低电平，输出端Q为高电平。上述工作过程则实现了D触发器的功能，且该电路结构简单，可靠性高。

本发明的具体实施方式中，所述D触发器D₂和D₁的结构相同。

基于上述的电路描述，如图4所示电路结构的工作过程如下：首先，在本具体实施电路中，上述四个反向延时单元的结构相同，用户配置四个反向延时单元时，需满足对四个反向延时单元的开关配置相同，保证四个反向延时单元的延时相同。

所述现有的鉴频鉴相电路工作稳定后，输出的两个信号Q₁和Q₂先分别经一缓冲器整形，再输入至所述延时控制单元，所述两个信号均为正脉冲信号，且两个信号脉宽相同，高电平时间用T_rst表示，该高电平时间T_rst为与非门NA₁和缓冲器Buff₁的延时之和。信号Q₁分别经反向延时单元一B₁和反向延时单元二B₂后输入至与非门NA₂，再经反相器N₂得到所述鉴频鉴相器PFD的一输出信号，用UP表示。因此，输出信号UP与D触发器D₁的输出信号Q₁反向且相位相差一个反向延时单元的延时T_d。

所述延时控制单元的输入信号Q₂一方面直接作为与非门NA₄的一输入信号，另一方面依次经反向延时单元五B₅和反向延时单元六B₆后作为与非门NA₄的另一输入信号，与非门NA₄的输出端接反相器N₄反向后输出所述鉴频鉴相器PFD的另一输出信号，用DN表示。由上面的电路进行逻辑分析可得，输出信号DN与D触发器D₂的输出信号Q₂相比相位相差2个反向延时单元的延时T_d，且脉宽小2T_d，即反向延时单元五B₅和反向延时单元六B₆的延时之和，也就是说输出信号DN的脉宽为T_rst-2T_d。

因此，所述鉴频鉴相电路的输出信号DN比UP的脉宽小2T_d，且相位延时T_d，如图8所示所述鉴频鉴相电路的输入信号相位对齐时的输出信号仿真波形图中的输出信号UP和DN。

值得注意的是，鉴频鉴相电路和电荷泵CP电路的连接除了两个接口的方式，还包括4个接口的方式，当为4个接口的方式时，本发明具体实施方式所述的鉴频鉴相电路中延时控制单元在图4所示电路的基础上，还包括反向延时单元三B₃、反向延时单元B₄、与非门NA₃和反相器N₃、与非门NA₅和反相器N₅，增加了两条支路，分别输出信号UPB和DNB。且在本具体实施方式中，所述反向延时单元一至六的结构完全相同，用户在配置寄存器时，对六个反向延时单元的配置方式也完全相同。其中，输出信号UPB是由所述延时控制单元的输入信号Q₁与其依次经反向延时单元二B₂、反向延时单元三B₃后的信号，经与非门NA₃和反相器N₃串联支路后得到，在反向延时单元的延时完全相同，且两个D触发器的输出信号相位及频率相同的前提下，则所述鉴频鉴相电路的输出信号UPB和输出信号DN完全相同。

同理，所述鉴频鉴相电路的输出信号DNB和输出信号UP相同，只是输出信号DNB是由所述延时控制单元的输入信号Q₂分别经反向延时单元五B₅和反向延时单元四B₄延时后与非再反向得到的。在反向延时单元的延时完全相同，且两个D触发器的输出信号相位及频率相同的前提下，则所述鉴频鉴相电路的输出信号DNB和输出信号UP完全相同。

在另一实施方式中，还可在上述四个接口的鉴频鉴相电路结构的基础上，在所述延时控制单元的两个输入信号Q₁和Q₂分别经过一缓冲器Buff₂和Buff₃，该缓冲器Buff₂和Buff₃可对输出信号Q₁和Q₂进行整形。

如图8所示为本具体实施方式所述鉴频鉴相电路的输入信号相位对齐时的输出信号仿真波形图，可以看到四个输出信号UP、UPB、DN、DNB的相位及脉宽关系。

如图9所示为图5所示鉴频鉴相电路应用于电荷泵锁相环的电路结构图，其中鉴频鉴相电路输出的四个信号UP、UPB、DN、DNB分别接电荷泵CP的四个MOS管栅极，其中四个MOS管为两个PMOS管和两个NMOS管，一个PMOS管和一个NMOS管串联，形成的两个串联支路再并联，两个并联支路之间再通过一个一倍的放大器连接。假设锁相环正常锁定时，低通滤波器LPF的输出电压VC较高，由于沟长调制效应作用，导致电荷泵CP对低通滤波器LPF的充电电流稍小于放电电流。若采用如图2所示现有的鉴频鉴相器PFD，相位对齐时，放点和充电的脉宽时间相等，则电压VC会慢慢下降，导致锁相环不稳定。为了使锁相环保持稳定，参考时钟F_ref与反馈时钟F_FB会产生一个固定的相位差，电流匹配越差，所需的固定相位差越大，锁相环的非线性越严重。本发明具体实施方式所述的鉴频鉴相器PFD的输出UP和DN的脉宽相隔2T_d，用户可以通过配置反向延时单元的延时T_d，就可充分补偿电荷泵CP的电流失配引起的充放电不平衡，从而使鉴频鉴相器PFD输入的参考时钟F_ref和反馈时钟F_FB相位差趋于一致，有效改善PLL性能。

上述应用了本具体实施方式所述鉴频鉴相电路的电荷泵锁相环的锁相方法包括如下步骤：

步骤S01：初始化设置鉴频鉴相电路中反向延时单元开关的闭合状态，设置反向延时单元的延时；

步骤S02：根据电荷泵锁相环的工作状态，当该电荷泵锁相环工作稳定后，判断该电荷泵锁相环的输出频率和参考频率是否存在固定相位差；该判断的方法可为：通过示波器测试输入参考频率F_ref和输出频率F_out的相位，再进行比较。

步骤S03：若存在固定相位差，则调节鉴频鉴相电路的反向延时单元中m个开关的闭合状态，调整反向延时单元的延时；再次判断当电荷泵锁相环工作稳定后，输出频率和参考频率是否存在固定相位差；

步骤S04：若仍存在固定相位差，则重复步骤S03，直至判断的结果为不存在固定相位差；

步骤S05：若不存在固定相位差，则维持反向延时单元中已设置的m个开关的闭合状态，所述电荷泵锁相环处于正确的锁定状态。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-OnlyMemory，ROM)或随机存储记忆体(RandomAccessMemory，RAM)等。

以上对本发明实施例进行了详细介绍，本文中应用了具体实施方式对本发明进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及设备；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种鉴频鉴相电路，该电路包括：两个D触发器D1和D2、以及一与非门NA₁及一缓冲器Buff₁，两个D触发器D₁和D₂的输出信号作为与非门NA₁的输入信号，与非门NA₁的输出端经缓冲器Buff₁后作为两个D触发器的第二复位端RST2；D触发器D₁和D触发器D₂的输出端分别得到信号Q₁和Q₂；其特征在于，该电路还包括一延时控制单元，信号Q₁和Q₂为延时控制单元的输入信号，该延时控制单元用于控制所述鉴频鉴相电路的输出信号的相位和脉宽，包括反向延时单元一、反向延时单元二、反向延时单元五、反向延时单元六，所述反向延时单元一、反向延时单元二、反向延时单元五、反向延时单元六的结构相同：两个与非门NA₂、NA₄和两个反相器N₂、N₄，输出信号UP和DN；其中，信号Q₁一方面经反向延时单元一后作为与非门NA₂的一输入端，另一方面经反向延时单元二后作为与非门NA₂的另一输入端；该与非门NA₂与反相器N₂串联后输出信号UP；信号Q₂一方面直接作为与非门NA₄的一输入端，另一方面，经反向延时单元五和反向延时单元六后作为与非门NA₄的另一输入端，该与非门NA₄与反相器N₄串联后输出信号DN。

2.根据权利要求1的鉴频鉴相电路，其特征在于，所述鉴频鉴相电路还包括两个缓存器，分别连接于所述延时控制单元的两个输入端，使两路输入信号分别经一缓存器后输入至该延时控制单元。

3.根据权利要求2所述的鉴频鉴相电路，其特征在于，所述延时控制单元还包括反向延时单元三、反向延时单元四、与非门NA₃和反相器N₃、与非门NA₅和反相器N₅，还包括输出信号UPB和DNB；其中，所述反向延时单元一至六的结构均相同；所述信号Q₁依次经反向延时单元二和反向延时单元三后的信号，以及信号Q₁分别作为与非门NA₃的两个输入信号，与非门NA₃与反相器N₃串联后输出信号UPB；信号Q₂分别输入至反向延时单元五和反向延时单元四后的两个信号，作为与非门NA₅的两个输入信号，与非门NA₅与反相器N₅串联后输出信号DNB。

4.根据权利要求3所述的鉴频鉴相电路，其特征在于，所述D触发器的结构包括：与非门G1和G2、反相器G3和G4、2个PMOS管M1和M4、3个NMOS管M2、M3和M5；其中，与非门G1和G2连接成RS触发器的形式，与非门G1为两输入与非门，与非门G2为三输入与非门，时钟信号、两个复位信号为连接得到的RS触发器的三个输入信号，该RS触发器的端再接反相器G3后连接PMOS管M1和NMOS管M3的栅极，时钟信号输入至NMOS管M2的栅极，PMOS管M1和NMOS管M2、M3依次串联于电源电压V_DD和地之间，PMOS管M1的漏极经反相器G4后作为所述D触发器的输出端Q，另外PMOS管M1的漏极还连接至PMOS管M4和NMOS管M5连接成的反相器的输出端，该反向器连接于电源电压和NMOS管M2的源极之间，该反相器的输入端连接至该D触发器的输出端Q。

5.根据权利要求3所述的鉴频鉴相电路，其特征在于，所述反向延时单元一的结构包括一反相器、m个开关K₁至K_m和m个电容，其中每个电容与一个开关串联成一个支路，形成m个支路并联于反相器的输出端至地端之间。

6.根据权利要求5所述的鉴频鉴相电路，其特征在于，用户通过寄存器设置所述m个开关的闭合状态，且满足各个反向延时单元的设置相同。

7.根据权利要求6所述的鉴频鉴相电路，其特征在于，所述m个电容值的设置满足用户可通过开关状态的设置得到一个步长确定的连续的电容值范围。

8.一种包括如权利要求1或2所述鉴频鉴相电路的锁相环，其特征在于，该锁相环包括鉴频鉴相电路、电荷泵电路、低通滤波器、压控振荡器、分频器，其中，参考频率输入至鉴频鉴相电路输出充放电控制信号，再依次经电荷泵电路、低通滤波器和压控振荡器后输出，同时输出信号经分频器后得到反馈频率输入至鉴频鉴相电路。

9.一种采用如权利要求8所述锁相环的锁相方法，其特征在于，该方法包括如下步骤：

初始化设置鉴频鉴相电路的反向延时单元中m个开关的闭合状态，设置反向延时单元的延时；

根据电荷泵锁相环的工作状态，当该电荷泵锁相环工作稳定后，判断该电荷泵锁相环的输出频率和参考频率是否存在固定相位差；

若存在固定相位差，则调节鉴频鉴相电路的反向延时单元中m个开关的闭合状态，调整反向延时单元的延时；再次判断当电荷泵锁相环工作稳定后，输出频率和参考频率是否存在固定相位差；

若不存在固定相位差，则维持反向延时单元中已设置的m个开关的闭合状态，所述电荷泵锁相环处于正确锁定状态。