CN102428554A - 用于将电连接提供到隔开的导电线的方法 - Google Patents

用于将电连接提供到隔开的导电线的方法 Download PDF

Info

Publication number
CN102428554A
CN102428554A CN2010800220355A CN201080022035A CN102428554A CN 102428554 A CN102428554 A CN 102428554A CN 2010800220355 A CN2010800220355 A CN 2010800220355A CN 201080022035 A CN201080022035 A CN 201080022035A CN 102428554 A CN102428554 A CN 102428554A
Authority
CN
China
Prior art keywords
mask
conductor wire
line
oblique angle
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800220355A
Other languages
English (en)
Other versions
CN102428554B (zh
Inventor
古尔特杰·桑胡
斯科特·西里斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102428554A publication Critical patent/CN102428554A/zh
Application granted granted Critical
Publication of CN102428554B publication Critical patent/CN102428554B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种集成电路及一种形成方法提供形成于至少一个线性延伸导电线的斜角端处的接触区域。在一实施例中，通过以下方式形成具有接触焊盘垫的导电线：在掩模材料中图案化线；切削所述材料线中的至少一者以相对于所述材料线的延伸方向形成角度；从所述掩模材料的斜角端面形成延伸部；及通过使用所述材料线及延伸部作为掩模进行蚀刻而图案化下伏导体。在另一实施例中，相对于所述导电线的所述延伸方向以一角度切削至少一个导电线以产生斜角端面，且与所述斜角端面接触地形成电接触焊盘垫。

Description

用于将电连接提供到隔开的导电线的方法
技术领域
本文中所描述的实施例一般来说涉及集成电路制作，且更特定来说涉及将电连接提供到集成电路中的隔开的导电线(例如，隔开的平行线)。
背景技术
导电线形成集成电路的许多共用组件。举例来说，动态随机存取存储器(DRAM)电路并入有多个平行导电线以形成字线及位线。为增加容量并适应更小的装置，存在增加这些及其它电路上的组件的密度的持续压力。特征大小的不断减小对用以形成特征的技术提出更大的要求。
光学光刻术(Photolithography)是一种用于图案化集成电路特征的常用技术。一种用于使用常规光学光刻技术来形成导电线的光学光刻方法的一个实例图解说明于图1A到图1D中。图1A展示衬底11，例如半导体衬底或绝缘材料衬底。为在半导体衬底11上形成字线，在半导体衬底11上依序沉积材料，包含栅极氧化物材料31、多晶硅材料35、金属硅化物材料37及氧化物顶部材料41。所沉积的最后一组材料包括光图案化堆叠，所述光图案化堆叠可包含光致抗蚀剂抗反射涂层及硬掩模材料。任何光致抗蚀剂材料33可用于所述光图案化堆叠，包含正性光致抗蚀剂材料(例如，DNQ-Novolac)及负性光致抗蚀剂材料(例如，SU-8)。在此实例中，使用负性光致抗蚀剂，以便当将光致抗蚀剂材料33经由掩模(在部分60、61处)暴露于光且显影时，溶解尚未暴露于光的区域。
图1B展示在已移除所述材料的未暴露部分之后的剩余光致抗蚀剂材料33。剩余光致抗蚀剂材料33用作用于蚀刻工艺的蚀刻掩模。在所述蚀刻工艺中，通过(例如)湿式或干式化学蚀刻来移除未由光致抗蚀剂材料31覆盖的栅极氧化物31、多晶硅35、金属硅化物37及氧化物顶部材料41的部分。在所述蚀刻之后，溶解剩余光致抗蚀剂材料33。图1C图解说明所得堆叠的横截面图。一旦已图案化所要的层，则可沉积并蚀刻囊封绝缘材料51。可使用任一合适的绝缘材料51，例如氧化物。图1D展示已沉积于所述材料上方且从衬底11蚀刻的绝缘材料51。所述囊封覆盖下伏材料31、35、37及41的顶部及两侧。也可使用用于在材料31、35、37及41上方形成囊封绝缘材料51的其它已知技术。
存在对可如何使用此些已知光学光刻技术来图案化紧密线特征(例如导电线)的限制。集成电路上的线特征的大小通常由其“间距”(其为两个相邻特征上的相同点之间的距离)来描述。特征通常由邻近特征之间的间隔界定，且因此所述间距可视为线特征的宽度(图1D中的x)与将所述线特征与相邻线特征分离的间隔的宽度(图1D中的y)的和。“半间距”为特征宽度x与特征之间的间隔的宽度y的和的一半。由于例如光学器件及光或辐射波长等因数，存在低于其无法可靠地使用常规光学光刻技术来形成线特征的最小间距。常规光学光刻技术(其一个实例图解说明于图1A到图1D中)可形成具有低至约45nm的半间距的平行隔开的导电线。更先进的光学光刻技术(例如，双重图案化及间隔物间距加倍)使得能够形成具有低至约20nm的半间距的导电线。这些技术的实例可见于黄(Huang)的第5,378,649号美国专利(双重图案化)及劳雷(Lowrey)等人的第5,328,810号美国专利(间隔物间距加倍)中。
最近开发的非光刻技术(例如，聚合物自组装)也已使形成具有邻近线之间的甚至更小间距的平行导电线成为可能。举例来说，使用嵌段共聚物(BCP)自组装，可实现具有低于20nm的半间距的导电线。图2A及图2B图解说明使用BCP自组装技术形成的图案。形成自组装的图案的工艺涉及沉积由(例如)聚苯乙烯(PS)与聚甲基丙烯酸甲酯(PMMA)(称作PS-b-PMMA)构成的薄BCP膜。此后跟高于BCP的玻璃化转变温度的热退火。所得图案的质量取决于包含膜厚度、退火时间及退火温度的工艺条件。图2A图解说明形成于基质相材料82(包括(例如)PMMA)中的BCP圆柱80(包括(例如)PS)。注意，所述圆柱不自然地对准呈对称图案。可采用各种方法来控制所述圆柱的定向，包含使用外部热场或电场、剪切应力或剪切流、化学纳米图案化或石墨外延术。图2B图解说明使用石墨外延技术形成的平行隔开的共聚物圆柱80，其中使用表面起伏(呈沟槽84的形式)来诱导定向。
一旦形成，则BCP圆柱80可用作用于图案化下伏材料的牺牲模板，类似于光致抗蚀剂材料用于常规光学光刻方法中的方式。为实现此目的，PMMA材料可通过暴露于UV光及浸没于显影剂(例如乙酸显影剂)中以化学方式移除。接着可将剩余PS圆柱用作掩模来蚀刻下伏材料，例如导电材料或(更通常)硬掩模。BCP圆柱80也可经金属化以用作导电线。BCP圆柱80可通过(例如)将所述圆柱浸泡于酸性金属盐溶液中来金属化。关于BCP自组装技术的更多信息，参见C.T.布莱克(C.T.Black)等人的半导体微电子器件中的聚合物自组装(Polymer Self Assembly in SemiconductorMicroelectronics)，51 IBM J.Res.&Dev.605(IBM 1997)及J.柴(J.Chai)等人的硅上经对准线性金属图案的组装(Assembly of Aligned Linear Metallic Patterns on Silicon)，《自然—纳米技术》第2期，500(自然出版集团2007)。
由于例如双重图案化、间隔物间距加倍及BCP自组装等技术使得能够形成更紧密隔开的导电线，因此在邻近线之间无重叠及短路的情况下对特定线进行电连接变得越来越困难。使用传统光刻技术，也称作接触焊盘垫的电连接垫位点太大以至于不能仅接触紧密隔开的导电线群组中的单个导电线。目前的光刻技术不具有印刷为制作这些较小特征的连接位点所必需的图案的分辨率或对准能力。因此，需要一种用以对紧密隔开的导体进行电连接且还可用以对任何间隔开的平行导体进行电连接的技术。
发明内容
附图说明
图1A到图1D图解说明在衬底上方形成导电线的常规光学光刻方法。
图2A及图2B图解说明自组装嵌段共聚物(BCP)图案。
图3A及图3B图解说明形成于衬底上的平行掩模线的俯视图及横截面图。
图4A及图4B图解说明形成于由光致抗蚀剂材料覆盖的衬底上的平行掩模线的俯视图及横截面图。
图5A到5C图解说明部分地由切削掩模覆盖的平行掩模线的俯视图及横截面图。
图6A及图6B图解说明在使用图5A到图5C中所图解说明的切削掩模蚀刻倾斜线端之后掩模线的俯视图及横截面图。
图7图解说明具有平行掩模线的实施例的俯视图，所述平行掩模线具有斜角面及各向同性地生长的接触焊盘垫掩模。
图8图解说明具有平行掩模线的实施例的俯视图，所述平行掩模线具有斜角面及各向异性地生长的接触焊盘垫掩模。
图9A到图9C图解说明具有平行导电线的实施例的透视图及横截面图，所述平行导电线具有通过将掩模线及接触焊盘垫掩模用作蚀刻掩模而形成的电接触焊盘垫区域。
图10A及图10B图解说明将电连接形成到接触焊盘垫的横截面图。
图11A到图11C图解说明具有单层导电线的实施例的透视图及横截面图。
图12A到图12C图解说明将切削掩模用作绝缘材料来约束掩模垫的生长的实施例的透视图及横截面图。
图13图解说明具有平行BCP圆柱的实施例的透视图，所述平行BCP圆柱具有斜角面及各向同性地生长的掩模垫。
图14图解说明在已将BCP圆柱及相应掩模垫用作蚀刻掩模来蚀刻下伏导电材料之后图13的实施例的透视图。
图15图解说明在根据另一实施例切削倾斜线端之后实例性导电线的透视图。
图16图解说明具有平行导电线的实施例的透视图，所述平行导电线具有斜角面及各向同性地生长的电接触焊盘垫。
图17A及图17B图解说明用于将电连接形成到在图16中所形成的电接触焊盘垫的实例性技术。
图18图解说明具有平行导电线的实施例的透视图，所述平行导电线具有斜角面及各向异性地生长的电接触焊盘垫。
图19图解说明具有形成具有斜角面及各向异性地生长的电接触焊盘垫的导电线的单个金属层的另一实施例的透视图。
图20图解说明将切削掩模用作绝缘材料来约束电接触焊盘垫的生长的实施例的透视图。
图21图解说明具有形成具有斜角面及各向同性地生长的电接触焊盘垫的导电线的平行BCP圆柱的实施例的透视图。
具体实施方式
本文中所描述的实施例解决用于对紧密隔开的导电线(例如，具有宽度小于45nm之间距的平行线)进行电连接的当前技术的问题，并将电连接提供到此些紧密隔开的导电线。本文中所描述的实施例也可用以对任何隔开的导电线(包含使用常规光学光刻技术形成的隔开的导电线)进行电连接。
应理解，本发明实施例不受本文中所描述的实例性实施例限制且可对其做出改变。本文中所描述的实施例可应用于具有隔开的线的任一集成电路，且尤其适合于对平行导电线(包含紧密隔开的平行导电线，例如，其间具有45nm或小于45nm的间距的平行导电线)及更特定来说对其间具有20nm或小于20nm的间距的此些导电线进行连接。这些实施例尤其很适合应用于例如动态随机存取存储器(DRAM)及含有紧密隔开的存取线(例如，字线)及数据/源极线(例如，位线)的其它存储器装置等存储器技术及具有紧密隔开的平行导电线的其它集成电路结构。
以下说明中的术语“衬底”是指适合制作集成电路的任一支撑材料，其通常为半导体材料，但未必尽然。衬底可以是基于硅的，可包含由基底半导体基础支撑的硅外延层，可以是基于蓝宝石的，可为绝缘体上硅(SOI)、金属、聚合物或适合支撑集成电路的任何其它材料。当在以下说明中提及半导体衬底时，可能已利用先前工艺步骤在基底半导体或基础中或上方形成若干区或结。
现在参照附图来描述实例性实施例，在附图中相同的参考编号在所有各图式中始终如一地用于相同的特征。图3A及图3B图解说明形成于毯覆沉积的栅极堆叠材料90(例如，包括形成于半导体衬底11上方的栅极氧化物31、多晶硅35、金属硅化物37及氧化物顶部材料41的栅极堆叠材料90)上方的平行隔开的掩模线13的俯视图及横截面图。尽管此处展示位于半导体衬底11上的栅极堆叠材料90上方，掩模线13也可形成于集成电路的任一导电材料(包含金属层)上方。掩模线13包括由囊封绝缘材料51(例如，氧化物)囊封的掩模材料层73。作为实例，掩模材料73可为适合用作蚀刻掩模的任一材料，包含光致抗蚀剂、硬掩模及经处理BCP材料。掩模线13可通过任何目前已知或以后开发的技术(包含光学光刻技术及BCP技术以及用以制作紧密隔开的线的其它技术)形成。掩模线13在此实施例中平行布置，且沿一个延伸方向29线性延伸，掩模线13具有宽度x及其间的间隔y。对于使用当前双重图案化及间隔物间距加倍技术形成的掩模线13，总掩模线宽度x及掩模线之间的间隔y可介于90nm(半间距为45nm)与40nm(半间距为20nm)之间。使用BCP自组装技术，可图案化具有小于40nm(半间距为20nm)的总线宽度x及其间的间隔y的掩模线。
以图3A及图3B开始，现在描述用于将连接形成到紧密隔开的导电线的一个实例性实施例。图4A及图4B图解说明由光敏光致抗蚀剂材料33覆盖的图3A、图3B结构的俯视图及横截面图。可使用任一常见光致抗蚀剂材料33，包含正性光致抗蚀剂材料(例如，DNQ-Novolac)及负性光致抗蚀剂材料(例如，SU-8)。
使用常规光学光刻技术，光致抗蚀剂材料33经由跨越掩模线13对角图案化的掩模选择性地暴露于辐射，以便当暴露于合适的显影剂时，移除所述光致抗蚀剂的暴露(或未暴露-取决于所述材料是正性光致抗蚀剂材料还是负性光致抗蚀剂材料)区域。如图5A、图5B、图5C中所示，剩余光致抗蚀剂材料33提供倾斜剖面且形成可用以移除掩模线13的暴露材料的切削掩模43。图5A图解说明已跨越所述掩模线相对于线性延伸方向29以一角度(例如，介于约5度与30度之间)形成的切削掩模43。图5B展示其中已移除光致抗蚀剂材料33的位置处的横截面，且图5C展示其中形成切削掩模43的光致抗蚀剂材料33保留下来覆盖掩模线13的位置处的横截面。
接下来，蚀刻未由切削掩模43覆盖的区域一直到氧化物顶部材料41，从而移除掩模线13的暴露部分。接着移除剩余光致抗蚀剂33。图6A及图6B图解说明在已完成所述光学光刻及蚀刻工艺且已移除形成切削掩模43的剩余光致抗蚀剂材料33之后的俯视图及横截面图。掩模线13已沿对角线斜向切削以形成斜角端22。由于切削掩模43的倾斜剖面，每一掩模线13沿线13的延伸方向29在不同线性延伸的位置处切削。在图6A及图6B中所图解说明的实施例中，且作为一个实例，掩模线13可具有15nm的宽度，且所述切削在斜角端22处形成大约10度的角度。暴露斜角端22的所得长度为约68nm，从而呈现显著长于掩模线13的15nm宽度的表面。此提供比在斜向切削掩模线13以形成正方形端的情况下更大的表面积以形成用于形成电接触焊盘垫的掩模延伸部，如下文所描述。另外，掩模线13的总布局(其中沿延伸方向29在不同相应长度处切削平行线)提供可用于形成掩模延伸部的更大面积。
接下来，平行掩模线13的延伸部(此处展示为接触焊盘垫掩模23)形成于平行掩模线13的斜角端22处，如图7、图8及图9A中所示。接触焊盘垫掩模23通过以下方式形成：将在掩模线13的斜角端22处暴露的材料73用作籽晶来接近于每一掩模线13的暴露斜角端22生长接触焊盘垫掩模23。由于每一掩模线13的暴露斜角端22处的材料73为用于随后生长接触焊盘垫掩模23的成核籽晶，因此垫掩模23自对准到线端22。自对准性质避免与光学光刻图案化方法相关联的覆盖及图案对齐误差。图7展示接触焊盘垫掩模23的各向同性生长，且图8及图9A展示各向异性地生长的接触焊盘垫掩模23。可依据掩模线13内的材料73的组成而使用各种方法从掩模线13材料生长自对准接触焊盘垫掩模23。
举例来说，掩模线13的掩模材料73可为聚合物，例如光致抗蚀剂材料或自组装BCP圆柱。在此实例中，用于选择性沉积的籽晶材料可与所述聚合物混合，或者籽晶物质可包含于所述聚合物的分子结构中。举例来说，金属籽晶材料可并入于所述聚合物结构中作为有机金属材料(通过混合)或有机金属功能基团(通过反应)。在形成聚合物掩模13之后，可以或可不将所述有机金属还原(或氧化)以经由(例如)热烘焙或辐射暴光促进其作为籽晶材料的活性。或者，如果籽晶材料不与所述聚合物预混合，那么籽晶层可通过将籽晶材料功能化以与斜角端22处的暴露聚合物材料73反应及结合到斜角端22处的暴露聚合物材料73而选择性地形成于掩模线13的斜角端22处。所述籽晶材料也可通过使用常规染色技术选择性形成于在斜角端22处暴露的聚合物掩模材料73上。如果掩模材料73为光致抗蚀剂，那么可以或可不处理材料73以使其变得不可溶解于从其浇铸切削掩模43的光致抗蚀剂材料33的溶剂中。此处理可包含热交联、酸催化交联或用于双重图案化光学光刻术的其它商业“凝固”处理。
在其中所述掩模材料为籽晶聚合物材料的这些实例中，经由往斜角端22处的籽晶材料上选择性地沉积材料来生长延伸接触焊盘垫掩模23。可使用任何目前已知或以后开发的选择性沉积技术来在所述籽晶材料上沉积材料。举例来说，如果所述籽晶材料为金属材料，那么可使用选择性化学气相沉积(CVD)技术来沉积例如钨(W)或钛(Ti)等材料，或者可使用原子层沉积(ALD)技术来在籽晶材料73上沉积例如铂(Pt)及铑(Rh)等材料。也可使用无电电镀技术在金属籽晶材料73上沉积材料，包含无电电镀镍(Ni)、镍合金(例如，NiCoW)、钴(Co)等。
掩模线13的掩模材料73也可为硬掩模材料，例如硅、多晶硅或金属。在此实例中，可经由直接于在掩模线13的斜角端22处暴露的掩模材料73上选择性沉积材料来生长延伸接触焊盘垫掩模23。对于含有金属的硬掩模材料73，可使用无电电镀或者选择性CVD或ALD工艺。对于硅或多晶硅硬掩模材料73，可使用外延硅或多晶硅生长。
在其中掩模线13的掩模材料73为籽晶聚合物或其它硬掩模材料的所呈现实例中，在图5A到图6B的光致抗蚀剂沉积及倾斜切削之前形成的囊封绝缘材料51约束延伸接触焊盘垫掩模23到在掩模线13的斜角端22处暴露的掩模材料73的成核及生长。对于BCP圆柱，也可使用包裹所述BCP圆柱的基质相材料来约束到掩模线13的斜角端22的生长。
此外，在所呈现实例中，修整或回蚀可应用于囊封绝缘材料51，从而将材料51向后牵引离开掩模线13的暴露斜角端22。可以或可不应用修整或回蚀来针对后续选择性沉积及接触焊盘垫生长步骤调节暴露表面的量。对于无电电镀或者选择性CVD或ALD工艺，接触焊盘垫掩模23可各向同性(如图7中所示)或各向异性(如图8及图9A中所示)地生长。对于外延硅或多晶硅生长，接触焊盘垫掩模23可各向异性地生长。
一旦使用上文所描述的工艺中的任一者来生长自对准接触焊盘垫掩模23，则可经由蚀刻将组合式掩模图案转移到下伏材料以形成具有充足大的接触焊盘垫的隔开的导电线。图9A图解说明具有生长于斜角端22处的延伸接触焊盘垫掩模23的掩模线13的透视图。掩模线13及关联接触焊盘垫掩模23接着用作用于蚀刻穿过下伏材料31、35、37、41的硬掩模。在图9B中，已经由蚀刻将组合式掩模图案转移到下伏材料，已移除剩余掩模材料，且已沉积绝缘材料71，例如硼磷硅玻璃材料。所得导电线50(其可经提供以用作字线)具有栅极氧化物31、多晶硅35、金属硅化物37及氧化物顶部材料41。导电线50各自具有形成于一端处的接触焊盘垫区域25。掩模线13的倾斜切削及掩模层处的延伸接触焊盘垫掩模23的选择性生长使得能够图案化充足大的电接触焊盘垫区域25，即使导电线50可紧密地隔开。电接触焊盘垫区域25充足大以将电连接提供到导电线50，但间隔开足以提供相应电接触焊盘垫区域25当中的电隔离的量。图9C展示图9B的导电线50的电接触焊盘垫区域25的横截面图。
图10A及图10B图解说明将电连接形成到图9C中所图解说明的电接触焊盘垫区域25的方法。在图10A中，使用常规技术形成通孔55。所述通孔经形成而穿过绝缘材料71及氧化物顶部材料41，一直到金属硅化物37。在绝缘材料71上方沉积导电材料45(例如，多晶硅或金属)，将电连接形成到金属硅化物材料37。因此，即使导电线50紧密地隔开，也可进行电隔离的电连接。尽管参考将电连接形成到半导体衬底11上的导电线50来描述此实施例，但应理解，本文中所描述的技术也可用于将电连接形成到半导体装置的任一导电层中的导电线50。
图11A到图11C图解说明其中使用具有生长于斜角端22处的延伸接触焊盘垫掩模23的掩模线13来蚀刻到下伏导电材料中的另一实施例。在此实施例中，所述导电材料包括可(例如)沿半导体装置的上部层级提供的单个金属层67。此处展示金属层67位于绝缘材料81上方，但其可位于半导体结构的任一层处。作为实例，依据用于掩模线13的材料73而使用上文参照图7、图8及图9A所描述的相同生长技术(包含无电沉积、选择性CVD或ALD工艺或者外延硅或多晶硅生长)来形成具有延伸接触焊盘垫掩模垫23的掩模线13。可使用上文参照图10A及图10B所描述的相同技术来对图11C中所图解说明的电接触焊盘垫25进行电连接。
图12A到图12C图解说明其中使用具有生长于斜角端22处的延伸接触焊盘垫掩模23的掩模线13来蚀刻到可用于字线的下伏材料堆叠中的又一实施例。此实施例与图9A到图9C中所图解说明的实施例的不同之处在于掩模材料73的线不由囊封绝缘材料51覆盖。此处，形成切削掩模43的光致抗蚀剂材料33直接施加于线13的材料73上方且在切削掩模线13之后不移除。因此，切削掩模43在延伸接触焊盘垫掩模23的生长期间充当囊封生长约束材料，以使得生长仅出现在掩模线13的暴露端22处。任选的修整或回蚀可应用于光致抗蚀剂材料33以针对后续选择性沉积及接触焊盘垫生长步骤来调节材料73的暴露表面的量。如在图7、图8及图9A实施例中，作为实例，可依据用于掩模73的材料而使用任一选择性沉积技术(包含无电沉积、选择性CVD或ALD工艺或者外延硅或多晶硅生长)来生长接触焊盘垫掩模23。可使用上文参照图10A及图10B所描述的相同技术来对图12C中所图解说明的电接触焊盘垫25进行连接。
在另一实施例中，使用具有延伸垫掩模85的BCP圆柱来图案化掩模线13及接触焊盘垫掩模23两者。图13展示由具有形成于基质相材料82(包括(例如)PMMA)中的BCP圆柱80(包括(例如)PS)的自组装BCP材料覆盖的掩模材料73。所述BCP圆柱可经形成而具有低于20nm的半间距。基质相材料82已跨越BCP圆柱80的延伸方向以一角度选择性暴露于光，且置于合适的显影剂中以形成倾斜掩模。由基质相材料82形成的掩模接着用作切削掩模来在BCP圆柱80中切削斜角端22。或者，可通过以下方式来执行掩模及切削：将所述BCP材料上方的常规光致抗蚀剂材料33用作切削掩模43来以一角度切削BCP圆柱80及基质相材料82(或在在掩模及切削之前移除基质相材料82之情况下以一角度切削仅BCP圆柱80)。任选修整或回蚀可应用于基质相材料82。所述BCP圆柱可用金属(例如，Pt、W或其它类似金属)染色以便增强图案转移特性并提供用于选择性沉积的籽晶材料。为形成延伸掩模垫85(其将用以在下伏材料中图案化接触焊盘垫掩模23)，BCP圆柱80的暴露斜角端22处的材料(例如，经染色的Pt、W或其它类似材料)充当用于生长的籽晶。可使用(例如)无电电镀或者选择性CVD或ALD工艺等工艺来执行在此籽晶上选择性沉积材料。在此实施例中，基质相材料82或切削掩模43约束延伸掩模垫85到斜角端22的成核及生长。延伸掩模垫85可各向同性(所展示)或各向异性地生长。
一旦已形成延伸掩模垫85，则经由此项技术中已知的适当蚀刻或显影技术来移除基质相材料82。可将具有延伸掩模垫85的剩余BCP圆柱80用作掩模来蚀刻毯覆沉积的下伏硬掩模材料73。图14展示具有通过对材料73的此蚀刻形成的附接的接触焊盘垫掩模23的掩模线13。接着可使用上文参照图9B及图9C所描述的工艺使用掩模线13及接触焊盘垫掩模23来蚀刻剩余下伏材料，包含材料41、37、35及31。可使用上文参照图10A及图10B所描述的工艺来形成对所得接触焊盘垫25的电连接。
在另一实施例中，可直接在导电线50上生长形成电接触焊盘垫25的线延伸部。图15图解说明实例性导电线50(例如，字线)的透视图。作为一实例，这些导电线50已经形成而具有位于栅极氧化物31及半导体衬底11上方的氧化物顶部材料41、金属硅化物37及多晶硅35。栅极氧化物31不蚀刻到导电线图案中，以便稍后形成的接触焊盘垫25将与半导体衬底11电隔离。绝缘材料51(例如，氧化物)囊封材料堆叠35、37、41。如果使用当前双重图案化及间隔物间距加倍技术来图案化导电线50，那么所述线的半间距可介于约45nm与约20nm之间。使用自组装PCB掩模及蚀刻技术，经图案化的导电线50的半间距可从约20nm及20nm以下。
图15的导电线50已全部通过以下方式相对于线性延伸方向以一角度(即，介于5度与30度之间的角度)切削以形成斜角端22：使用图4A到图6B中所图解说明的倾斜切削掩模技术来切削导电线50并形成斜角端22。在图15中，已对囊封绝缘材料51执行修整或回蚀，从而将材料51移除离开材料31、35、37及41的暴露面。可以或可不执行修整或回蚀来针对后续电接触焊盘垫25生长步骤调节暴露表面的量。图15中所图解说明导电线50为一个导电线配置的实例，但本文中所描述的技术可应用于具有其它配置且具有其它导电材料的导电线，例如，金属线。
图16图解说明来自具有具有斜角端22的平行导电线50而不具有修整或回蚀的实施例的电接触焊盘垫25的各向同性生长。在此实施例中，类似于图15的实施例，囊封绝缘材料51形成于导电线50上方。作为实例，通过以下方式形成延伸电接触焊盘垫25：将在斜角端22处暴露的材料(例如，多晶硅35及/或金属硅化物37)用作籽晶来在导电线50的暴露端处各向同性地生长电接触焊盘垫25。可使用(例如)无电电镀或者选择性CVD或ALD等工艺来执行在此籽晶上选择性沉积导电材料。囊封绝缘材料51约束到斜角端22的成核及生长。电接触焊盘垫25自对准到斜角端22，斜角端22形成用于电接触焊盘垫25生长的籽晶层。图16将电接触焊盘垫25展示为各向同性生长，然而，也可执行各向异性生长。
图17A以俯视图展示且图17B以横截面图展示对具有电接触焊盘垫25的导电线50(例如，图16的导电线)进行电连接的方法。导电线50已以一角度切削，且电接触焊盘垫25已从斜角端22各向同性地生长。使用常规技术，通孔55经形成而穿过电接触焊盘垫25上方的绝缘材料71。连接金属材料45沉积于所述绝缘层及通孔55上方以使得其将连接形成到电接触焊盘垫25。
图18图解说明具有导电线50的另一实施例的透视图，其具有图15的构造且具有斜角端22且此处展示各向异性地生长的电接触焊盘垫25。在此实施例中，类似于图16的实施例，囊封绝缘材料51形成于导电线50上方，且尚未在斜角端22处应用回蚀。延伸电接触焊盘垫25使用上文参照图16所描述的相同生长技术(包含无电沉积或者选择性CVD或ALD)形成于多晶硅35及/或金属硅化物37材料上。可使用上文参照图17A及图17B所描述相同的技术来对图18C中所图解说明的电接触焊盘垫25进行电连接。
图19图解说明具有导电线50的另一实施例，其具有斜角端22及各向异性地生长的电接触焊盘垫25。图19的实施例与图18的实施例的不同之处在于导电线50包括由绝缘材料51囊封的单个金属层67。如在图18实施例中，通过以下方式形成延伸电接触焊盘垫25：将在斜角端22处暴露的材料(此处金属层67)用作籽晶来在导电线50的暴露端处各向异性地生长电接触焊盘垫25。可使用(例如)无电电镀或者选择性CVD或ALD工艺等工艺来执行在此籽晶上选择性沉积材料。类似于图18，图19将电接触焊盘垫25展示为各向异性生长。可使用上文参照图17A及图17B所描述的工艺来对电接触焊盘垫25进行连接。
图20图解说明具有导电线50的另一实施例的透视图，其具有具有各向异性地生长的电接触焊盘垫25的斜角端22。图20的实施例与图15到图18的实施例的不同之处在于导电线50不由相应绝缘材料51个别地覆盖。在此实施例中，形成切削掩模43的光致抗蚀剂材料33在切削导电线50之后不移除，且切削掩模43在电接触焊盘垫25的生长期间充当囊封生长约束材料，以使得生长仅出现在导电线50的暴露端22处。如在其它实施例中，可以或可不对导电线50的斜角端22处的光致抗蚀剂材料33执行回蚀。作为实例，延伸电接触焊盘垫25是使用上文参照图16所描述的相同生长技术(包含无电沉积或者选择性CVD或ALD)形成于多晶硅35及/或金属硅化物37上。可使用上文参照图17A及图17B所描述的工艺来对电接触焊盘垫25进行连接。
图21图解说明具有形成具有延伸接触焊盘垫25的导电线50的经金属化BCP圆柱80的实施例。具有形成于基质相材料82(包括(例如)PMMA)中的BCP圆柱80(包括(例如)PS)的自组装BCP材料形成于栅极氧化物材料31上方。基质相材料82已跨越BCP圆柱80的延伸方向以一角度选择性暴露于光，且置于合适的显影剂中以形成倾斜掩模。由基质相材料82形成的掩模接着用作切削掩模来在BCP圆柱80中切削斜角端22。或者，可通过以下方式来执行掩模及切削：将所述BCP材料上方的常规光致抗蚀剂材料33用作切削掩模43来以一角度切削BCP圆柱80及基质相材料82(或在在掩模及切削之前移除基质相材料82之情况下以一角度切削仅BCP圆柱80)。任选修整或回蚀可应用于基质相材料82(或切削掩模43)，以将材料82向后牵引离开BCP圆柱80的暴露斜角端22。所述BCP圆柱可用金属(例如，Pt、W或其它类似金属)染色以便将其功能化为导电线并提供用于选择性沉积的籽晶材料。为形成延伸电接触焊盘垫25，BCP圆柱80的暴露斜角端22处的材料(例如，经染色的Pt、W或其它类似金属)充当用于生长的籽晶。可使用(例如)无电电镀或者选择性CVD或ALD工艺等工艺来执行在此籽晶上选择性沉积材料。在此实施例中，基质相材料82约束电接触焊盘垫到斜角端22的成核及生长。在此实施例中，光致抗蚀剂材料33可执行与基质相材料82相同的功能。接触焊盘垫25可各向同性(所展示)或各向异性地生长。
以上说明及图式仅应视为对实现本文中所描述的特征及优点的具体实施例的说明。可做出针对具体条件及材料的修改及替换。相应地，所述实施例不应视为受前述说明及图式限制，而是仅受所附权利要求书限制。

Claims (40)

1.一种在支撑结构上制作集成电路结构的方法，所述方法包括：
形成至少一种材料的多个线性延伸线；
相对于线性延伸方向以一角度切削所述材料线以在所述材料线中的每一者处形成相应斜角端面，所述相应斜角端面沿所述线性延伸方向隔开；及
在每一相应斜角端面处形成所述材料线中的每一者的延伸部。
2.根据权利要求1所述的方法，其中所述材料线为平行材料线。
3.根据权利要求2所述的方法，其中使用掩模及蚀刻工艺来切削所述斜角端面以同时形成所述平行材料线的所述斜角端面。
4.根据权利要求2所述的方法，其中所述角度相对于所述线性延伸方向介于5度与30度之间。
5.根据权利要求2所述的方法，其中所述平行材料线具有45nm或小于45nm的半间距。
6.根据权利要求2所述的方法，其中所述平行材料线具有20nm或小于20nm的半间距。
7.根据权利要求2所述的方法，其中使用自组装嵌段共聚物掩模来形成所述平行材料线。
8.根据权利要求2所述的方法，其进一步包括在切削所述平行材料线之前用囊封绝缘材料覆盖所述平行材料线。
9.根据权利要求1所述的方法，其中经由在所述相应斜角端面处选择性沉积垫材料来生长所述延伸部。
10.根据权利要求1所述的方法，其进一步包括将所述平行材料线及相应延伸部用作蚀刻掩模来蚀刻提供于所述平行材料线及相应延伸部下方的导电材料以形成具有相应电接触焊盘垫区域的导电线。
11.根据权利要求10所述的方法，其中所述至少一种材料为光致抗蚀剂、嵌段共聚物、硅、多晶硅及金属中的一者。
12.根据权利要求1所述的方法，其中所述至少一种材料为经处理嵌段共聚物且所述方法进一步包括：
将所述平行材料线及相应延伸部用作蚀刻掩模来蚀刻提供于所述平行材料线及相应延伸部下方的掩模材料以形成掩模图案；及
将所述掩模图案用作第二蚀刻掩模来蚀刻提供于所述掩模图案下方的导电材料以形成具有相应电接触焊盘垫的导电线。
13.根据权利要求1所述的方法，其中所述至少一种材料包括至少一种导电材料且所述延伸部为导电接触焊盘垫。
14.根据权利要求13所述的方法，其中所述导电材料包括金属、金属硅化物及多晶硅中的至少一者。
15.根据权利要求13所述的方法，其中将在所述斜角端面处暴露的导电材料用作籽晶来经由在所述斜角端处选择性沉积导电材料而生长所述导电接触焊盘垫。
16.一种制作集成电路结构的方法，所述方法包括：
形成多个平行隔开的线性延伸材料线；
相对于所述材料线的延伸方向以一角度蚀刻所述材料线以在所述平行材料线中的每一者处形成相应斜角端面，所述相应斜角端面沿所述线性延伸方向隔开；
与所述斜角端面中的每一者接触地形成接触焊盘垫掩模；及
将所述材料线及所述接触焊盘垫掩模用作蚀刻掩模来蚀刻所述材料线及接触焊盘垫掩模下方的导电材料以形成具有45nm或小于45nm的半间距的多个导电线，所述多个导电线具有相应导电接触焊盘垫区域。
17.根据权利要求16所述的方法，其进一步包括在蚀刻所述材料线之前用囊封绝缘材料覆盖所述材料线。
18.根据权利要求16所述的方法，其中使用掩模及蚀刻工艺来切削所述斜角端面以同时形成所述材料线的所述斜角端面。
19.根据权利要求16所述的方法，其中所述角度相对于所述线性延伸方向介于5度与30度之间。
20.根据权利要求16所述的方法，其中所述导电线具有20nm或小于20nm的半间距。
21.根据权利要求16所述的方法，其中所述材料线包括经处理光致抗蚀剂、经处理嵌段共聚物、硅、多晶硅及金属中的一者。
22.根据权利要求16所述的方法，其中所述生长包含将所述材料的位于所述斜角端面处的至少一部分用作籽晶，并经由选择性沉积延伸材料而从所述籽晶生长所述接触焊盘垫掩模。
23.根据权利要求22所述的方法，其中所述选择性沉积为化学气相沉积、原子层沉积、无电电镀或外延生长中的一者。
24.根据权利要求16所述的方法，其中所述电接触焊盘垫区域充足大以形成用于电连接到所述相应导电线的区域，但间隔开充足量以提供所述相应电接触焊盘垫当中的电隔离。
25.一种制作集成电路结构的方法，所述方法包括：
形成多个平行隔开的线性延伸导电线；
相对于所述导电线的延伸方向以一角度蚀刻所述导电线以在所述导电线中的每一者处形成相应斜角端面，所述斜角端面沿所述线性延伸方向隔开；及
与所述相应斜角端面中的每一者接触地形成电接触焊盘垫。
26.根据权利要求25所述的方法，其进一步包括在切削所述材料线之前用囊封绝缘材料覆盖所述导电线。
27.根据权利要求25所述的方法，其中使用掩模及蚀刻工艺来切削所述斜角端面以同时形成所述导电线的所述斜角端面。
28.根据权利要求25所述的方法，其中所述角度相对于所述线性延伸方向介于5度与30度之间。
29.根据权利要求25所述的方法，其中所述导电线具有20nm或小于20nm的半间距。
30.根据权利要求25所述的方法，其中所述导电线的至少一个层包括金属、金属硅化物及多晶硅中的一者。
31.根据权利要求25所述的方法，其中通过以下方式形成所述电接触焊盘垫：将所述导电线的位于所述斜角端面处的至少一部分用作籽晶，并经由选择性沉积导电材料而从所述籽晶生长电接触焊盘垫。
32.根据权利要求31所述的方法，其中所述选择性沉积为化学气相沉积、原子层沉积或无电电镀中的一者。
33.根据权利要求25所述的方法，其中所述电接触焊盘垫充足大以形成用于电连接到所述相应线的区域，但间隔开充足量以提供所述相应电接触焊盘垫当中的电隔离。
34.一种集成电路，其包括：
多个平行线性延伸导电线，其形成为所述集成电路的部分，所述导电线各自沿所述线的线性延伸方向在不同位置处具有斜角端面；及
接触焊盘垫，其与每一斜角端面电接触地形成。
35.根据权利要求34所述的集成电路，其中所述导电线具有小于45nm的半间距。
36.根据权利要求35所述的集成电路，其中所述导电线具有小于20nm的半间距。
37.根据权利要求34所述的集成电路，其中所述斜角端面相对于所述线性延伸方向成介于5度与30度之间的角度。
38.根据权利要求34所述的集成电路，其中所述导电线包括多晶硅材料及金属硅化物材料。
39.根据权利要求34所述的集成电路，其中所述导电线包括金属材料。
40.根据权利要求34所述的集成电路，其中所述导电线形成存储器装置的字线及位线中的至少一者。
CN201080022035.5A 2009-05-20 2010-05-14 用于将电连接提供到隔开的导电线的方法 Active CN102428554B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/469,495 2009-05-20
US12/469,495 US8043964B2 (en) 2009-05-20 2009-05-20 Method for providing electrical connections to spaced conductive lines
PCT/US2010/034831 WO2010135168A2 (en) 2009-05-20 2010-05-14 Method for providing electrical connections to spaced conductive lines

Publications (2)

Publication Number Publication Date
CN102428554A true CN102428554A (zh) 2012-04-25
CN102428554B CN102428554B (zh) 2015-04-15

Family

ID=43034611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080022035.5A Active CN102428554B (zh) 2009-05-20 2010-05-14 用于将电连接提供到隔开的导电线的方法

Country Status (8)

Country Link
US (6) US8043964B2 (zh)
EP (1) EP2425449B1 (zh)
JP (1) JP5467471B2 (zh)
KR (1) KR101312758B1 (zh)
CN (1) CN102428554B (zh)
SG (1) SG175984A1 (zh)
TW (1) TWI415225B (zh)
WO (1) WO2010135168A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097775A (zh) * 2015-04-20 2015-11-25 宁波时代全芯科技有限公司 记忆体结构与其制备方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247904B2 (en) * 2009-08-13 2012-08-21 International Business Machines Corporation Interconnection between sublithographic-pitched structures and lithographic-pitched structures
KR20150028362A (ko) * 2012-09-27 2015-03-13 가부시키가이샤 히다치 하이테크놀로지즈 패턴 계측 장치, 자기 조직화 리소그래피에 사용되는 고분자 화합물의 평가 방법 및 컴퓨터 프로그램
US9053255B2 (en) * 2012-10-12 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of generating masks for making integrated circuit
TWI494537B (zh) * 2013-01-23 2015-08-01 Hitachi High Tech Corp A pattern measuring method, a device condition setting method of a charged particle beam device, and a charged particle beam device
US9831062B2 (en) 2013-01-23 2017-11-28 Hitachi High-Technologies Corporation Method for pattern measurement, method for setting device parameters of charged particle radiation device, and charged particle radiation device
US9136168B2 (en) * 2013-06-28 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive line patterning
US9559086B2 (en) 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
US9735157B1 (en) 2016-03-18 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10818505B2 (en) 2018-08-15 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning process and semiconductor structure formed using thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881244A (en) * 1972-06-02 1975-05-06 Texas Instruments Inc Method of making a solid state inductor
CN101164147A (zh) * 2005-03-15 2008-04-16 美光科技公司 相对于光刻部件间距减小的图案
US20090032959A1 (en) * 2007-07-31 2009-02-05 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
US5336921A (en) * 1992-01-27 1994-08-09 Motorola, Inc. Vertical trench inductor
US5378649A (en) 1994-04-08 1995-01-03 United Microelectronics Corporation Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas
JPH10116829A (ja) * 1996-10-08 1998-05-06 Oki Electric Ind Co Ltd 半導体装置における多層配線
JP2000019709A (ja) * 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
US6614093B2 (en) * 2001-12-11 2003-09-02 Lsi Logic Corporation Integrated inductor in semiconductor manufacturing
US7413833B2 (en) 2004-05-14 2008-08-19 Infineon Technologies Ag Single exposure of mask levels having a lines and spaces array using alternating phase-shift mask
KR100718216B1 (ko) * 2004-12-13 2007-05-15 가부시끼가이샤 도시바 반도체 장치, 패턴 레이아웃 작성 방법, 노광 마스크
JP2006173186A (ja) * 2004-12-13 2006-06-29 Toshiba Corp 半導体装置、パターンレイアウト作成方法および露光マスク
JP4936659B2 (ja) * 2004-12-27 2012-05-23 株式会社東芝 半導体装置の製造方法
JP2006310707A (ja) * 2005-05-02 2006-11-09 Toshiba Corp パターン形成方法
US20070045698A1 (en) 2005-08-31 2007-03-01 International Business Machines Corporation Semiconductor structures with body contacts and fabrication methods thereof
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US20090045061A1 (en) 2007-06-20 2009-02-19 New Jersey Institute Of Technology Nanotube Devices and Vertical Field Effect Transistors
JP2009042660A (ja) * 2007-08-10 2009-02-26 Renesas Technology Corp 半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法
US8735258B2 (en) * 2012-01-05 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor fabrication with dummy gate removal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881244A (en) * 1972-06-02 1975-05-06 Texas Instruments Inc Method of making a solid state inductor
CN101164147A (zh) * 2005-03-15 2008-04-16 美光科技公司 相对于光刻部件间距减小的图案
US20090032959A1 (en) * 2007-07-31 2009-02-05 International Business Machines Corporation Electrical fuses and resistors having sublithographic dimensions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097775A (zh) * 2015-04-20 2015-11-25 宁波时代全芯科技有限公司 记忆体结构与其制备方法
CN105097775B (zh) * 2015-04-20 2017-12-29 江苏时代全芯存储科技有限公司 记忆体结构与其制备方法

Also Published As

Publication number Publication date
TWI415225B (zh) 2013-11-11
US8735285B2 (en) 2014-05-27
US20100295183A1 (en) 2010-11-25
US20130210230A1 (en) 2013-08-15
SG175984A1 (en) 2011-12-29
JP5467471B2 (ja) 2014-04-09
CN102428554B (zh) 2015-04-15
US8383504B2 (en) 2013-02-26
US9224742B2 (en) 2015-12-29
US8987906B2 (en) 2015-03-24
US20140225264A1 (en) 2014-08-14
US20140094026A1 (en) 2014-04-03
US8043964B2 (en) 2011-10-25
KR20120024805A (ko) 2012-03-14
WO2010135168A3 (en) 2011-01-20
KR101312758B1 (ko) 2013-09-27
US8629051B2 (en) 2014-01-14
JP2012527773A (ja) 2012-11-08
TW201106448A (en) 2011-02-16
US20150171090A1 (en) 2015-06-18
WO2010135168A2 (en) 2010-11-25
US20120009784A1 (en) 2012-01-12
EP2425449B1 (en) 2020-02-26
EP2425449A2 (en) 2012-03-07

Similar Documents

Publication Publication Date Title
CN102428554A (zh) 用于将电连接提供到隔开的导电线的方法
US8772840B2 (en) Memory device comprising an array portion and a logic portion
US8587989B2 (en) NRAM arrays with nanotube blocks, nanotube traces, and nanotube planes and methods of making same
US7736980B2 (en) Vertical gated access transistor
CN107863290A (zh) 形成包含楼梯台阶型结构的半导体装置结构的方法及相关半导体装置
CN102714142A (zh) 采用用于四倍半节距凸起图案化的两次侧壁图案化形成存储器线和结构的设备和方法
CN101553925A (zh) 邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法
CN112909006B (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN112447528A (zh) 集成电路的制作方法
KR100275115B1 (ko) 스토리지도트형성방법및그를이용한단일전자메모리제조방법
TW440919B (en) The pattern transfer for polysilicon
KR19980025458A (ko) 마스크 롬 셀의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant