CN102420107A - 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 - Google Patents
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Abstract
本发明涉及一种铜大马士革工艺及结构，尤其涉及铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构。本发明铜大马士革工艺金属-绝缘层-金属电容的结构及其制造工艺，通过使用单大马士革工艺同时制作金属-绝缘层-金属双层电容和电感，且在第二电极与第三电极制作过程中，去除介电阻挡层，重新淀积高介电常数材质的介电层作为金属间绝缘层，使得通过本发明的技术方案生产出的金属-绝缘层-金属双层电容结构能够完全兼容CMOS逻辑电路及电感的铜大马士革工艺，并增大金属-绝缘层-金属电容密度。
Description
技术领域
本发明涉及一种铜大马士革工艺及结构，尤其涉及铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构。
背景技术
随着半导体器件特征尺寸的减小，半导体后段铜制程取代铝制程成为主流工艺。在混合信号和射频电路中，开发能够完全兼容CMOS逻辑电路及电感的铜大马士革工艺的（Metal-Insulator-Metal，简称MIM）电容结构及制造流程成为必要。这不仅改善了工艺的复杂性；而且使用低电阻铜作为电极板可改善MIM电容性能。
专利US6329234，铜工艺兼容CMOS金属-绝缘层-金属电容器的结构及工艺流程，其所采用的技术方案是在双大马士革结构中制作单层大马士革MIM电容。
专利US6670237，铜工艺兼容CMOS金属-绝缘层-金属电容器的结构及工艺流程，其所采用的技术方案是在单大马士革通孔结构中制作单层大马士革MIM电容。
而且随着半导体尺寸的减小，必须减小MIM电容面积。这就要求必须增加电容密度。
本发明提出的双层MIM电容结构及铜大马士革制造工艺，能够完全兼容CMOS逻辑电路及电感的铜大马士革工艺，并增大MIM电容密度。
发明内容
本发明公开了一种铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，使双层金属-绝缘层-金属电容结构及其铜大马士革制造工艺，能够完全兼容CMOS逻辑电路及电感，并增大金属-绝缘层-金属电容的电容密度，其工艺方法包括如下步骤：
采用大马士革工艺，在一基体介电层上刻蚀形成第一电极沟槽和基体互连线沟槽，在所述第一电极沟槽和所述基体互连线沟槽中形成第一电极和基体互连线；
依次淀积第一介电阻挡层和第一介电层形成通孔介电层；刻蚀所述通孔介电层至所述第一电极，形成第二电极沟槽，其中所述第二电极沟槽与所述第一电极之间形成有错位区域；
再依次淀积第一金属阻挡层、第一绝缘层；通过单大马士革工艺光刻和刻蚀制作通孔，使所述通孔穿过位于所述基体互连线上方的所述第一绝缘层、第一金属阻挡层及通孔介电层至所述基体互连线；之后，依次淀积第二金属阻挡层和铜籽晶层，并电镀填充金属铜充满第二电极沟槽和通孔后，化学机械研磨进行平坦化处理以去除多余金属，形成第二电极和通孔；
之后依次淀积第二介电阻挡层和第二介电层形成沟槽介电层；刻蚀所述沟槽介电层至所述第二电极，形成第三电极沟槽，且所述第三电极沟槽位于所述第一电极和所述第二电极交叠部分的正上方；
再依次淀积第三金属阻挡层和第二绝缘层；通过单大马士革工艺光刻和刻蚀制作连接第二电极互连线沟槽和连接通孔互连线沟槽，使所述连接第二电极互连线沟槽穿过所述第二绝缘层、第三金属阻挡层及沟槽介电层，连接所述第二电极；使所述连接通孔互连线沟槽穿过所述第二绝缘层、第三金属阻挡层以及所述沟槽介电层，连接所述通孔；
之后依次淀积第四金属阻挡层和铜籽晶层，电镀填充金属铜充满第三电极沟槽、连接第二电极互连线沟槽及连接通孔互连线沟槽；化学机械研磨进行平坦化处理，去除多余金属，形成第三电极、连接第二电极互连线及连接通孔互连线。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，在所述第一电极沟槽和所述基体互连线沟槽中，依次淀积基体金属阻挡层和铜籽晶层，所述基体金属阻挡层覆盖所述第一电极沟槽的底部和侧壁、所述基体互连线沟槽的底部和侧壁及剩余的基体介电层，填充金属铜使之充满第一电极沟槽和基体互连线沟槽，之后进行平坦化处理以去除多余金属，形成第一电极和基体互连线。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述基体介电层、所述第一介电层和所述第二介电层的材质采用二氧化硅、碳氢氧化硅或掺杂氟的硅玻璃中任意一种。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述基体金属阻挡层、所述第一金属阻挡层、所述第二金属阻挡层、所述第三金属阻挡层和所述第四金属阻挡层采用的材质为氮化钽、钽、氮化钛、钛中的任意一种或多种。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述淀积铜籽晶层均采用物理气相淀积工艺，填充金属铜均采用电化学镀铜工艺进行填充。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述平坦化处理均采用化学机械研磨工艺进行平坦化处理。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述刻蚀形成第一电极沟槽和基体互连线沟槽，即通过光刻工艺形成所述第一电极沟槽和所述基体互连线沟槽形状的第一光阻，之后以所述第一光阻为掩膜进行刻蚀，形成所述第一电极沟槽和所述基体互连线沟槽，并去除剩余光阻。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述通孔介电层和所述沟槽介电层均采用化学气相淀积工艺形成。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述第一介电阻挡层和所述第二介电阻挡层的材质为氮化硅或碳氮化硅。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述刻蚀所述通孔介电层至所述第一电极，即通过光刻工艺形成所述第二电极沟槽形状的第二光阻，之后以所述第二光阻为掩膜进行刻蚀，形成所述第二电极沟槽，并去除剩余光阻。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，淀积所述第一金属阻挡层、所述第一绝缘层、所述第三金属阻挡层和所述第二绝缘层均采用原子层淀积或保型薄膜淀积工艺进行制备。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述第一绝缘层和所述第二绝缘层材质为氮化硅、二氧化硅或高介电常数材料。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述高介电常数材料为铪氧化物、锆氧化物、铝氧化物或镧氧化物。
上述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，所述刻蚀所述沟槽介电层至所述第二电极，即通过光刻工艺形成所述第三电极沟槽形状的第三光阻，之后以所述第三光阻为掩膜进行刻蚀，形成所述第三电极沟槽，并去除剩余光阻。
本发明还公开了一种铜大马士革工艺金属-绝缘层-金属电容结构，其中，包括：
一基体介电层，所述基体介电层上从下至上顺序依次设置有第一介电阻挡层、第一介电层、第二介电阻挡层和第二介电层；所述第一介电阻挡层和所述第一介电层构成通孔介电层，所述第二介电阻挡层和所述第二介电层构成沟槽介电层；
第一电极和至少一基体互连线完全嵌入设置在所述基体介电层之中，且其上表面均部分与所述第一介电阻挡层接触，所述第一电极与所述基体介电层之间、所述互连线与所述基体介电层之间均设置有基体金属阻挡层；
第二电极完全嵌入设置在所述通孔介电层之中，且其上表面部分与所述第二介电阻挡层接触，所述第二电极与所述通孔介电层之间从外向内顺序依次设置有第一金属阻挡层、第一绝缘层和第二金属阻挡层；所述第一金属阻挡层下表面分别与所述第一电极和所述基体介电层的部分上表面接触；所述第二电极和所述第一电极之间形成有错位区域；
第三电极和连接第二电极互连线完全嵌入设置在所述沟槽介电层之中，所述第三电极与所述沟槽介电层之间从外向内顺序依次设置有第三金属阻挡层、第二绝缘层和第四金属阻挡层，所述第三金属阻挡层的下表面与所述第二电极的部分上表面接触；所述连接第二电极互连线与所述沟槽介电层之间同样设置有第四金属阻挡层，且其下表面与所述错位区域中的第二电极的部分上表面接触；
连接通孔互连线完全嵌入设置在位于所述基体互连线上方的所述沟槽介电层之中，通孔对应基体互连线位置完全嵌入设置在位于所述基体互连线上方，且位于所述沟槽介电层的下方的所述通孔介电层之中；所述连接通孔互连线与所述沟槽介电层之间设置有第四金属阻挡层，通孔及通孔介电层之间设置有第二金属阻挡层。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述基体金属阻挡层、所述第一金属阻挡层、所述第二金属阻挡层、所述第三金属阻挡层和所述第四金属阻挡层采用的材质为氮化钽、钽、氮化钛、钛中的任意一种或多种。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述基体介电层、所述第一介电层和所述第二介电层的材质采用二氧化硅、碳氢氧化硅或掺杂氟的硅玻璃中任意一种。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述第一电极、所述第二电极、所述第三电极、所述通孔、所述连接第二电极互连线及所述连接通孔互连线金属铜，均通过淀积铜籽晶层并采用电化学镀铜工艺形成。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述通孔介电层和所述沟槽介电层均采用化学气相淀积工艺形成。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述第一介电阻挡层和所述第二介电阻挡层的材质为氮化硅或碳氮化硅。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述第一金属阻挡层、所述第一绝缘层、所述第三金属阻挡层和所述第二绝缘层均采用原子层淀积或保型薄膜淀积工艺进行制备。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述第一绝缘层和所述第二绝缘层材质为氮化硅、二氧化硅或高介电常数材料。
上述的的铜大马士革工艺金属-绝缘层-金属电容结构，其中，所述高介电常数材料为铪氧化物、锆氧化物、铝氧化物或镧氧化物。
综上所述，由于采用了上述技术方案，本发明铜大马士革工艺金属-绝缘层-金属电容的结构及其制造工艺，通过使用单大马士革工艺同时制作金属-绝缘层-金属双层电容和电感，第二电极和第三电极分别与通孔结构和其他沟槽结构同时制作，并在第二电极与第三电极制作过程中去除介电阻挡层，重新淀积高介电常数材质的介电层作为金属间绝缘层，使得通过本发明的技术方案生产出的金属-绝缘层-金属双层电容结构能够完全兼容CMOS逻辑电路及电感的铜大马士革工艺，并增大金属-绝缘层-金属电容密度。
附图说明
图1a-n是本发明铜大马士革工艺金属-绝缘层-金属电容制造工艺的流程示意图；
图2是本发明铜大马士革工艺金属-绝缘层-金属电容结构的示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1a-n所示，本发明提供了一种铜大马士革工艺金属-绝缘层-金属电容制造工艺，其中，使双层金属-绝缘层-金属电容结构及其铜大马士革制造工艺，能够完全兼容CMOS逻辑电路及电感，并增大金属-绝缘层-金属电容的电容密度，其工艺方法包括如下步骤：
采用大马士革工艺，在材质为二氧化硅（SiO2）、碳氢氧化硅（SiOCH）或掺杂氟的硅玻璃（Fluorinated Silicate Glass ，简称FSG）中任意一种的基体介电层102上，通过光刻工艺形成位于基体介电层上的第一电极沟槽和基体互连线沟槽形状的第一光阻，之后以第一光阻为掩膜进行刻蚀基体介电层，形成第一电极沟槽14和基体互连线沟槽131、132，并去除剩余光阻；依次淀积基体金属阻挡层103和铜籽晶层覆盖第一电极沟槽14的底部和侧壁、基体互连线沟槽131、132的底部和侧壁及剩余的基体介电层1021，采用电化学镀铜工艺（Electrochemical plating copper process，简称ECP）进行电镀金属铜104使之充满第一电极沟槽14和基体互连线沟槽131、132，采用化学机械研磨工艺（Chemical mechanical Polishing，简称CMP）进行平坦化处理以去除多余金属，形成第一电极1041、第一电极1041与剩余的基体介电层1021之间的剩余的基体金属阻挡层1031、基体互连线1051、基体互连线1051与剩余的基体介电层1021之间的剩余的基体金属阻挡层1032、基体互连线1052、基体互连线1052与剩余的基体介电层1021之间的剩余的基体金属阻挡层1033。
其中，由于通过本发明提供的技术方案制作出的电容具有独立的电路结构，故基体介电层102可以淀积在基体上，也可以单独在模腔（tool）内制作。
采用化学气相淀积工艺（Chemical Vapor Deposition，简称CVD）依次淀积第一介电阻挡层106和第一介电层107，第一介电阻挡层106的材质为氮化硅(SiN)或碳氮化硅(SiCN)，其覆盖第一电极1041、基体互连线1051、基体互连线1052和剩余的基体介电层1021，第一介电层107覆盖第一介电阻挡层106，第一介电层107和第一介电阻挡层106构成通孔介电层120。
通过光刻工艺形成第二电极沟槽形状的第二光阻，之后以第二光阻为掩膜进行刻蚀通孔介电层120至第一电极1041和基体介电层1021，形成所述第二电极沟槽133、剩余第一介电阻挡层1061和剩余的第一介电层1071，并去除剩余光阻；其中，第二电极沟槽133与第一电极1041之间形成错位区域134。
采用原子层淀积工艺(Atomic Layer Deposition，简称ALD)依次淀积第一金属阻挡层108和第一绝缘层109，第一金属阻挡层108覆盖剩余的第一介电层1071、剩余的第二电极沟槽1331底部上的第一电极及其侧壁，第一绝缘层109覆盖第一金属阻挡层108，其中，第一绝缘层109的材质为氮化硅(SiN)、二氧化硅(SiO2)或铪氧化物(HfO)、锆氧化物(ZrO)、铝氧化物(AlO)、镧氧化物(LaO)等高介电常数材料。
再次通过光刻工艺形成通孔形状的通孔光阻，之后以通孔光阻为掩膜进行刻蚀位于互连线1051、1052上方的第一绝缘层109、第一金属阻挡层108及剩余的通孔介电层1201至互连线1051、1052，分别形成通孔138、139及再次刻蚀后剩余的通孔介电层1202、剩余的第一金属阻挡层1081、第一绝缘层1091，并去除剩余光阻；为了避免所述光刻和刻蚀工艺对第一绝缘层的损伤，可以在第一绝缘层109上物理气相淀积或化学气相淀积一层TiN、Ti、TaN、Ta等可导电金属保护层，所述可导电金属保护层可在所述单大马士革工艺刻蚀形成通孔138、139后湿法去除，也可以在后续的所述化学机械研磨去除多余金属过程中去除多余的可导电金属保护层。。
之后依次淀积第二金属阻挡层110和铜籽晶层，第二金属阻挡层110覆盖剩余的第一绝缘层1091、通孔138、139的底部及其侧壁，铜籽晶层覆盖第二金属阻挡层110，同样采用电化学镀铜工艺进行电镀填充金属铜111充满剩余的第二电极沟槽1331及通孔138、139，采用化学机械研磨工艺进行平坦化处理以去除多余金属，形成第二电极1111、第二电极1111与剩余的通孔介电层1202之间的金属阻挡层1082、第一绝缘层1092、第二金属阻挡层1101、通孔118、通孔118与剩余的通孔介电层1202之间的金属阻挡层1102、通孔119和通孔119与剩余的通孔介电层1202之间的金属阻挡层1103。
采用化学气相淀积工艺依次淀积第二介电阻挡层112和第二介电层113，第二介电阻挡层112材质为氮化硅(SiN)或碳氮化硅(SiCN)，其覆盖第二电极1111及经过再次刻蚀后剩余的通孔介电层1202，第二介电层113覆盖第二介电阻挡层112，第二介电阻挡层112与第二介电层113形成沟槽介电层121。
继续通过光刻工艺形成第三电极沟槽形状的第三光阻，之后以第三光阻为掩膜进行刻蚀沟槽介电层121至第二电极1111，形成所述第三电极沟槽135及剩余的沟槽介电层1211，并去除剩余光阻；其中，第三电极沟槽135位于第二电极1111与第一电极1041的交叠部分上。
采用原子层淀积工艺，依次淀积第三金属阻挡层114和第二绝缘层115，第三金属阻挡层114覆盖剩余的沟槽介电层1211、第三电极沟槽135底部的第二电极及其侧壁，第二绝缘层115覆盖第三金属阻挡层114；其中，第三金属阻挡层114采用的材质为氮化钽、钽、氮化钛、钛中的任意一种或多种，第二绝缘层115的材质为氮化硅(SiN)、二氧化硅(SiO2)或铪氧化物(HfO)、锆氧化物(ZrO)、铝氧化物(AlO)、镧氧化物(LaO)等高介电常数材料。
通过单大马士革工艺光刻和刻蚀制作连接第二电极互连线沟槽136和连接通孔互连线沟槽137；即光刻形成连接第二电极互连线沟槽和连接通孔互连线沟槽图形，刻蚀其下方的第二绝缘层115、第三金属阻挡层114和剩余的沟槽介电层1211，形成连接第二电极互连线沟槽136和连接通孔互连线沟槽137；使所述连接第二电极互连线沟槽136和连接通孔互连线沟槽137穿过所述第二绝缘层115、所述第三金属阻挡层114及所述沟槽介电层1211，分别连接所述第二电极1111和所述通孔118、119； 为了避免所述单大马士革光刻和刻蚀工艺对第二绝缘层的损伤，可以在第二绝缘层115上物理气相淀积或化学气相淀积一层TiN、Ti、TaN、Ta等可导电金属保护层，所述可导电金属保护层可在所述单大马士革工艺刻蚀形成连接第二电极互连线沟槽136及连接通孔互连线沟槽137后湿法去除，也可以在后续的所述化学机械研磨去除多余金属过程中去除多余的可导电金属保护层。
之后依次淀积第四金属阻挡层116和铜籽晶层，第四金属阻挡层116覆盖剩余第二绝缘层1151、连接第二电极互连线沟槽136的侧壁及其底部、连接通孔互连线沟槽137的侧壁及其底部；铜籽晶层覆盖第四金属阻挡层116，采用电化学镀铜工艺进行电镀填充金属铜117充满剩余第三电极沟槽1351、连接第二电极互连线沟槽136及连接通孔互连线沟槽137。
最后采用化学机械研磨工艺进行平坦化处理以去除多余金属，形成第三电极1171、连接第二电极互连线1172及沟槽1173。
其中，基体介电层102、第一介电层107和第二介电层113的材质采用二氧化硅（SiO2）、碳氢氧化硅（SiOCH）或掺杂氟的硅玻璃(FSG)中任意一种。
进一步的，基体金属阻挡层103、第一金属阻挡层108、第二金属阻挡层110、第三金属阻挡层114和第四金属阻挡层116的材质均采用氮化钽（TaN）、钽(Ta)、氮化钛(TiN)、钛(Ti)中的任意一种或多种。
其中，上述的第一电极厚度与当层金属连线厚度相当，第二极板厚度与通孔深度相当，第三极板厚度与沟槽深度相当。
如图2所示，本发明还提供了一种铜大马士革工艺金属-绝缘层-金属电容结构，其中，包括：一基体介电层202上从下至上顺序依次设置有第一介电阻挡层206、第一介电层207、第二介电阻挡层212和第二介电层213；第一介电阻挡层206和第一介电层207构成通孔介电层220，第二介电阻挡层212和第二介电层213构成沟槽介电层221。
第一电极204和基体互连线205、2051完全嵌入设置在基体介电层202之中，且其上表面均部分与第一介电阻挡层206接触，第一电极204与基体介电层202之间、互连线205、2051与基体介电层202之间均设置有基体金属阻挡层203；
第二电极211完全嵌入设置在通孔介电层220之中，且其上表面部分与第二介电阻挡层212接触，第二电极211与通孔介电层220之间从外向内顺序依次设置有第一金属阻挡层208、第一绝缘层209和第二金属阻挡层210；第一金属阻挡层208下表面分别与第一电极204和基体介电层202的部分上表面接触；第二电极211和第一电极204之间形成有错位区域222。
第三电极2171和连接第二电极互连线2172完全嵌入设置在沟槽介电层221之中，第三电极2171与沟槽介电层221之间从外向内顺序依次设置有第三金属阻挡层214、第二绝缘层215和第四金属阻挡层2161，第三金属阻挡层214的下表面与第二电极211的部分上表面接触；连接第二电极互连线2172与沟槽介电层221之间设置有第四金属阻挡层2162，且其下表面与错位区域222中的第二电极211的部分上表面接触。
连接通孔互连线2173完全嵌入设置在位于基体互连线205、2051上方的沟槽介电层221之中，通孔218、219对应基体互连线205、2051位置完全嵌入设置在位于基体互连线205、2051上方通孔介电层220之中，通孔218位于基体互连线205和连接通孔互连线2173之间，通孔219位于基体互连线2051和连接通孔互连线2173之间；连接通孔互连线2173与沟槽介电层221之间设置有第四金属阻挡层2163，其底部表面与通孔218、219的上表面及通孔介电层220的上表面接触，通孔218、219与通孔介电层220之间设置有第二金属阻挡层210，其底部下表面与互连线205、2051接触，侧壁顶部表面与第四金属阻挡层2163的底部表面接触。
其中，基体金属阻挡层203、第一金属阻挡层208、第二金属阻挡层210、第三金属阻挡层214和第四金属阻挡层2161、2162、2163的材质均采用的材质为氮化钽（TaN）、钽(Ta)、氮化钛(TiN)、钛(Ti)等中的任意一种或多种。
进一步的，基体介电层202、第一介电层207和第二介电层213的材质采用二氧化硅（SiO2）、碳氢氧化硅（SiOCH）或掺杂氟的硅玻璃（Fluorinated Silicate Glass ，简称FSG）中任意一种。
进一步的，第一电极204、第二电极211、第三电极2171、连接第二电极互连线2172、连接通孔互连线2173及通孔218、219金属铜，均通过淀积铜籽晶层并采用电化学镀铜工艺（Electrochemical plating copper process，简称ECP）形成。
进一步的，通孔介电层220和沟槽介电层221均采用化学气相淀积工艺（Chemical Vapor Deposition，简称CVD）形成。
进一步的，第一介电阻挡层206和第二介电阻挡层212的材质为氮化硅(SiN)或碳氮化硅(SiCN)。
进一步的，第一金属阻挡层208、第一绝缘层209、第三金属阻挡层214和第二绝缘层215均采用原子层淀积工艺(Atomic Layer Deposition，简称ALD)或保型薄膜淀积（Conformal Film Deposition，简称CFD）工艺进行制备。
进一步的，第一绝缘层209和第二绝缘层215材质为氮化硅(SiN)、二氧化硅(SiO2)或铪氧化物(HfO)、锆氧化物(ZrO)、铝氧化物(AlO)、镧氧化物(LaO)等高介电常数材料。
其中，上述的第一电极厚度与当层金属连线厚度相当，第二极板厚度与通孔深度相当，第三极板厚度与沟槽深度相当。
本发明所公开的工艺步骤和结构是在单层金属层内制作多层金属-绝缘层-金属电容，当然本发明并不仅仅局限于单层金属，本发明所公开的方法和结构也同样适用于多层金属内制作更多层的金属-绝缘层-金属电容。
综上所述，由于采用了上述技术方案，本发明铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构，通过使用大马士革工艺同时制作金属-绝缘层-金属电容和电感，第二电极和第三电极分别与通孔结构和其他沟槽结构同时制作，并在第二电极与第三电极制作过程中去除介电阻挡层，重新淀积高介电常数材质的介电层作为金属间绝缘层，使得通过本发明的技术方案生产出的金属-绝缘层-金属双层电容结构能够完全兼容CMOS逻辑电路及电感的铜大马士革工艺，并增大金属-绝缘层-金属电容密度。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
Claims (23)
1.一种铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，使双层金属-绝缘层-金属电容结构及其铜大马士革制造工艺，能够完全兼容CMOS逻辑电路及电感，并增大金属-绝缘层-金属电容的电容密度，其工艺方法包括如下步骤：
采用大马士革工艺，在一基体介电层上刻蚀形成第一电极沟槽和基体互连线沟槽，在所述第一电极沟槽和所述基体互连线沟槽中形成第一电极和基体互连线；
依次淀积第一介电阻挡层和第一介电层形成通孔介电层；刻蚀所述通孔介电层至所述第一电极，形成第二电极沟槽，其中所述第二电极沟槽与所述第一电极之间形成有错位区域；
再依次淀积第一金属阻挡层、第一绝缘层，光刻和刻蚀制作通孔，使所述通孔穿过位于所述基体互连线上方的所述第一绝缘层、第一金属阻挡层及通孔介电层至所述基体互连线；之后，依次淀积第二金属阻挡层和铜籽晶层，并电镀填充金属铜充满第二电极沟槽和通孔后，化学机械研磨进行平坦化处理以去除多余金属，形成第二电极和通孔；
之后依次淀积第二介电阻挡层和第二介电层形成沟槽介电层；刻蚀所述沟槽介电层至所述第二电极，形成第三电极沟槽，且所述第三电极沟槽位于所述第一电极和所述第二电极交叠部分的正上方；
再依次淀积第三金属阻挡层和第二绝缘层；通过单大马士革工艺光刻和刻蚀制作连接第二电极互连线沟槽和连接通孔互连线沟槽，使所述连接第二电极互连线沟槽穿过所述第二绝缘层、第三金属阻挡层及沟槽介电层，连接所述第二电极；使所述连接通孔互连线沟槽穿过所述第二绝缘层、第三金属阻挡层以及所述沟槽介电层，连接所述通孔；
之后依次淀积第四金属阻挡层和铜籽晶层，电镀填充金属铜充满第三电极沟槽、连接第二电极互连线沟槽及连接通孔互连线沟槽；化学机械研磨进行平坦化处理，去除多余金属，形成第三电极、连接第二电极互连线及连接通孔互连线。
2.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，在所述第一电极沟槽和所述基体互连线沟槽中，依次淀积基体金属阻挡层和铜籽晶层，所述基体金属阻挡层覆盖所述第一电极沟槽的底部和侧壁、所述基体互连线沟槽的底部和侧壁及剩余的基体介电层，填充金属铜使之充满第一电极沟槽和基体互连线沟槽，之后进行平坦化处理以去除多余金属，形成第一电极和基体互连线。
3.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述基体介电层、所述第一介电层和所述第二介电层的材质采用二氧化硅、碳氢氧化硅或掺杂氟的硅玻璃中任意一种。
4.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述基体金属阻挡层、所述第一金属阻挡层、所述第二金属阻挡层、所述第三金属阻挡层和所述第四金属阻挡层采用的材质为氮化钽、钽、氮化钛、钛中的任意一种或多种。
5.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述淀积铜籽晶层均采用物理气相淀积工艺，填充金属铜均采用电化学镀铜工艺进行填充。
6.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述平坦化处理均采用化学机械研磨工艺进行平坦化处理。
7.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述刻蚀形成第一电极沟槽和基体互连线沟槽，即通过光刻工艺形成所述第一电极沟槽和所述基体互连线沟槽形状的第一光阻，之后以所述第一光阻为掩膜进行刻蚀，形成所述第一电极沟槽和所述基体互连线沟槽，并去除剩余光阻。
8.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述通孔介电层和所述沟槽介电层均采用化学气相淀积工艺形成。
9.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述第一介电阻挡层和所述第二介电阻挡层的材质为氮化硅或碳氮化硅。
10.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述刻蚀所述通孔介电层至所述第一电极，即通过光刻工艺形成所述第二电极沟槽形状的第二光阻，之后以所述第二光阻为掩膜进行刻蚀，形成所述第二电极沟槽，并去除剩余光阻。
11.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，淀积所述第一金属阻挡层、所述第一绝缘层、所述第三金属阻挡层和所述第二绝缘层均采用原子层淀积或保型薄膜淀积工艺进行制备。
12.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述第一绝缘层和所述第二绝缘层材质为氮化硅、二氧化硅或高介电常数材料。
13.根据权利要求12所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述高介电常数材料为铪氧化物、锆氧化物、铝氧化物或镧氧化物。
14.根据权利要求1所述的铜大马士革工艺金属-绝缘层-金属电容制造工艺，其特征在于，所述刻蚀所述沟槽介电层至所述第二电极，即通过光刻工艺形成所述第三电极沟槽形状的第三光阻，之后以所述第三光阻为掩膜进行刻蚀，形成所述第三电极沟槽，并去除剩余光阻。
15.一种铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，包括：
一基体介电层，所述基体介电层上从下至上顺序依次设置有第一介电阻挡层、第一介电层、第二介电阻挡层和第二介电层；所述第一介电阻挡层和所述第一介电层构成通孔介电层，所述第二介电阻挡层和所述第二介电层构成沟槽介电层；
第一电极和至少一基体互连线完全嵌入设置在所述基体介电层之中，且其上表面均部分与所述第一介电阻挡层接触，所述第一电极与所述基体介电层之间、所述互连线与所述基体介电层之间均设置有基体金属阻挡层；
第二电极完全嵌入设置在所述通孔介电层之中，且其上表面部分与所述第二介电阻挡层接触，所述第二电极与所述通孔介电层之间从外向内顺序依次设置有第一金属阻挡层、第一绝缘层和第二金属阻挡层；所述第一金属阻挡层下表面分别与所述第一电极和所述基体介电层的部分上表面接触；所述第二电极和所述第一电极之间形成有错位区域；
第三电极和连接第二电极互连线完全嵌入设置在所述沟槽介电层之中，所述第三电极与所述沟槽介电层之间从外向内顺序依次设置有第三金属阻挡层、第二绝缘层和第四金属阻挡层，所述第三金属阻挡层的下表面与所述第二电极的部分上表面接触；所述第二电极互连线与所述沟槽介电层之间同样设置有第四金属阻挡层，且其下表面与所述错位区域中的第二电极的部分上表面接触；
连接通孔互连线完全嵌入设置在位于所述基体互连线上方的所述沟槽介电层之中，通孔对应基体互连线位置完全嵌入设置在位于所述基体互连线上方，且位于所述沟槽介电层的下方的所述通孔介电层之中；所述连接通孔互连线与所述沟槽介电层之间设置有第四金属阻挡层，通孔及通孔介电层之间设置有第二金属阻挡层。
16.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述基体金属阻挡层、所述第一金属阻挡层、所述第二金属阻挡层、所述第三金属阻挡层和所述第四金属阻挡层采用的材质为氮化钽、钽、氮化钛、钛中的任意一种或多种。
17.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述基体介电层、所述第一介电层和所述第二介电层的材质采用二氧化硅、碳氢氧化硅或掺杂氟的硅玻璃中任意一种。
18.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述第一电极、所述第二电极、所述第三电极、所述通孔、所述连接第二电极互连线及所述连接通孔互连线金属铜，均通过淀积铜籽晶层并采用电化学镀铜工艺形成。
19.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述通孔介电层和所述沟槽介电层均采用化学气相淀积工艺形成。
20.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述第一介电阻挡层和所述第二介电阻挡层的材质为氮化硅或碳氮化硅。
21.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述第一金属阻挡层、所述第一绝缘层、所述第三金属阻挡层和所述第二绝缘层均采用原子层淀积或保型薄膜淀积工艺进行制备。
22.根据权利要求15所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述第一绝缘层和所述第二绝缘层材质为氮化硅、二氧化硅或高介电常数材料。
23.根据权利要求22所述的的铜大马士革工艺金属-绝缘层-金属电容结构，其特征在于，所述高介电常数材料为铪氧化物、锆氧化物、铝氧化物或镧氧化物。
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| CN103839877A (zh) * | 2012-11-27 | 2014-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104051231A (zh) * | 2013-03-14 | 2014-09-17 | 格罗方德半导体公司 | 包含金属-绝缘层-金属电容器的半导体结构的形成方法 |
| CN113130442A (zh) * | 2020-01-15 | 2021-07-16 | 广东汉岂工业技术研发有限公司 | Mim电容器及其制造方法 |
| US20210343829A1 (en) * | 2014-04-30 | 2021-11-04 | Stmicroelectronics, Inc. | Dram interconnect structure having ferroelectric capacitors exhibiting negative capacitance |
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329234B1 (en) * | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| US20020185671A1 (en) * | 2001-06-12 | 2002-12-12 | Kim Si Bum | Semiconductor device having a metal insulator metal capacitor |
| CN1459858A (zh) * | 2002-05-17 | 2003-12-03 | 联华电子股份有限公司 | 用于逻辑集成电路的嵌入式电容结构 |
| US6670237B1 (en) * | 2002-08-01 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Method for an advanced MIM capacitor |
| CN1599028A (zh) * | 2003-07-29 | 2005-03-23 | 三星电子株式会社 | 金属－绝缘体－金属电容器及互连结构 |
-
2011
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329234B1 (en) * | 2000-07-24 | 2001-12-11 | Taiwan Semiconductor Manufactuirng Company | Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow |
| US20020185671A1 (en) * | 2001-06-12 | 2002-12-12 | Kim Si Bum | Semiconductor device having a metal insulator metal capacitor |
| CN1459858A (zh) * | 2002-05-17 | 2003-12-03 | 联华电子股份有限公司 | 用于逻辑集成电路的嵌入式电容结构 |
| US6670237B1 (en) * | 2002-08-01 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Method for an advanced MIM capacitor |
| CN1599028A (zh) * | 2003-07-29 | 2005-03-23 | 三星电子株式会社 | 金属－绝缘体－金属电容器及互连结构 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102420108A (zh) * | 2011-06-15 | 2012-04-18 | 上海华力微电子有限公司 | 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 |
| CN102420108B (zh) * | 2011-06-15 | 2013-06-05 | 上海华力微电子有限公司 | 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 |
| CN103839877A (zh) * | 2012-11-27 | 2014-06-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104051231A (zh) * | 2013-03-14 | 2014-09-17 | 格罗方德半导体公司 | 包含金属-绝缘层-金属电容器的半导体结构的形成方法 |
| CN104051231B (zh) * | 2013-03-14 | 2017-04-26 | 格罗方德半导体公司 | 包含金属‑绝缘层‑金属电容器的半导体结构的形成方法 |
| US20210343829A1 (en) * | 2014-04-30 | 2021-11-04 | Stmicroelectronics, Inc. | Dram interconnect structure having ferroelectric capacitors exhibiting negative capacitance |
| US11664415B2 (en) * | 2014-04-30 | 2023-05-30 | Stmicroelectronics, Inc. | Method of making interconnect structure having ferroelectric capacitors exhibiting negative capacitance |
| CN113130442A (zh) * | 2020-01-15 | 2021-07-16 | 广东汉岂工业技术研发有限公司 | Mim电容器及其制造方法 |
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