CN102412306B - 沟槽栅结型场效应晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了一种沟槽栅结型场效应晶体管(JFET)及其制作方法，该沟槽栅JFET包括：衬底，具有第一掺杂类型；外延层，位于衬底上方，具有第一掺杂类型；至少两个沟槽，位于外延层中；源极区，具有第一掺杂类型，位于外延层上方并在相邻沟槽顶部之间延伸；以及源极金属层，位于该源极区的上方。该沟槽栅JFET还包括：多晶硅栅极区，位于沟槽底部，具有第二掺杂类型；层间介电层，位于沟槽中多晶硅栅极区的上方。
Description
技术领域
本发明涉及结型场效应晶体管(JFET)，具体涉及一种沟槽栅JFET及其制作方法。
背景技术
图1所示为现有的N沟道沟槽栅结型场效应晶体管(JFET)100的剖视图，该沟槽栅JFET 100包括N+源极区102、P型多晶硅填充的P型栅极区104、P+注入区106、N-外延层120以及N+漏极区118(一般为衬底)。其中P+注入区106是向P型多晶硅填充的沟槽116底部注入杂质形成的。P型栅极区104是两个彼此分离的区域，位于它们之间的区域是沟道108。此外，源极金属层112位于氧化层114和钨插塞110的上方。钨插塞110用于连接N+源极区102和源极金属层112。
为了保证JFET 100具有足够大的栅源击穿电压，源极区102与栅极区104必须间隔最小距离d。否则，对栅极区104施加栅极电压时，沟道108将被迅速夹断，使得JFET无法正常工作。因此，总是希望源极区102与栅极区104距离足够远，这导致不能实现JFET的小型化。
发明内容
为了解决前面描述的问题，本发明提出一种既可以保证源极区与栅极区具有足够距离、又可以减小源极电阻并减小尺寸的沟槽栅JFET及其制作方法。
根据本发明一实施例的沟槽栅JFET，该沟槽栅JFET包括：衬底，具有第一掺杂类型；外延层，位于衬底上方，具有第一掺杂类型；至少两个沟槽，位于外延层中；多晶硅栅极区，位于沟槽底部，具有第二掺杂类型；层间介电层，位于沟槽中多晶硅栅极区的上方；源极区，具有第一掺杂类型，位于外延层上方并在相邻沟槽顶部之间延伸；以及源极金属层，位于该源极区的上方。
根据本发明一实施例的沟槽栅JFET的制作方法，包括在具有第一掺杂类型的衬底上生成外延层，该外延层具有第一掺杂类型；在外延层上方设置掩膜，其中该掩膜留有露出部分外延层的窗口；通过该掩膜的窗口在外延层内制作沟槽；去除掩膜；向沟槽内淀积多晶硅，该多晶硅具有第二掺杂类型；去除淀积于外延层上表面的多晶硅；蚀刻沟槽内的多晶硅，使得多晶硅凹入沟槽中；向沟槽内的多晶硅上方淀积层间介电层；在外延层上表面的上方制作源极区，该源极区具有第一掺杂类型；在该源极区上方制作源极金属层。
由于填充有多晶硅的栅极区凹陷入沟槽中，在沟槽的延伸方向上获得源极区与栅极区之间的最小距离d，大致对应于沟槽内的层间介质层的厚度。在保证源极区与栅极区具有足够距离的前提下，源极区可几乎占据相邻沟槽之间的全部表面，从而可以通过增加源极区的面积而减小源极电阻，或者通过保持源极区的面积而减小该沟槽栅JFET的表面占用面积，这减小了沟槽栅JFET的尺寸。
附图说明
为了更好的理解本发明，将根据以下附图对本发明进行详细描述：
图1是现有的沟槽栅结型场效应晶体管100的剖视图；
图2是根据本发明一实施例的沟槽栅结型场效应晶体管200的剖视图；
图3是根据本发明一实施例的沟槽栅结型场效应晶体管制作方法300的流程图。
具体实施方式
下面参照附图充分描述本发明的示范实施例。为了清晰明了地阐述本发明，本文简化了一些具体结构和功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。尽管本发明的各项术语是结合具体的示范实施例来一一描述的，但这些术语适用于本领域的任何合理场合，不应理解为局限于这里阐述的示范实施方式。
图2是根据本发明一实施例的沟槽栅结型场效应晶体管(JFET)200的剖视图。该沟槽栅JFET 200包括衬底218、形成于衬底218之上的N-外延层220、至少两个沟槽216、N+源极区202和源极金属层212。其中沟槽216位于外延层220内，在沟槽216的底部填充有P型多晶硅，形成P型栅极区204，在沟槽216中P型栅极区204的上方形成层间介电层(ILDL)214。N+源极区202位于N-外延层220的上方，在相邻沟槽216的顶部之间延伸。源极金属层212位于N+源极区202的上方。此外，彼此分隔的沟槽216之间的区域为沟道208。
图1所示的沟槽栅JFET 100中，P型栅极区104的上表面与N+源极区102是同平面的，氧化层114制作于P型栅极区104和N+源极区102的上方。而图2所示的沟槽栅JFET 200中，P型栅极区204制作于沟槽216的底部，有一个凹陷进沟槽216内的上表面。在沟槽的延伸方向上获得P型栅极区204与N+源极区202之间的最小距离d。只要最小距离d足够大，就可以保证所需的栅源击穿电压。这样，N+源极区202可水平扩展至沟槽216的侧壁，几乎占据相邻沟槽之间的全部表面，从而可以通过增加源极区的面积而减小源极电阻，并相应地使沟道208最大化。此外，位于源极金属区212和N+源极区202之间的源极接触区210也被最大化，并可采用自校准工艺，从而省去图1所示现有JFET 100中的钨插塞110。
P型栅极区204可填充有任意常见的P型多晶硅材料。尽管这里描述的P型栅极区204是多晶硅层，仍然可用现有领域中的其他材料来代替，只要该替代材料与其他部分的材料相一致或者相适应。
在一实施例中，N+源极区202含有化合物，该化合物包含硅，以及砷、磷或锑等元素中的一种或几种。在一个实施例中，为了形成相应的化合物，在硅中掺杂例如砷、磷或锑等元素。
在一个实施例中，源极金属层212含有铝或铝的化合物。在一个实施例中，沟槽栅JFET 200进一步包括位于N+源极区202和源极金属层212之间的阻挡金属层(图2中未画出)。该阻挡金属层可防止上下的材料相互混合，有助于减小应力。阻挡金属层材料的选用与源极金属层212和源极区202所用的材料有关。在一个实施例中，阻挡金属层含有氮化钛。在一个实施例中，在源极区202上方先淀积一薄的钛层，然后再淀积氮化钛，该氮化钛层接触源极金属212的下表面。在其他实施例中，源极金属层212是铝、硅、铜的合金或者其它可阻止扩散和穿透的合金，此时可省略阻挡金属层。
在一个实施例中，N型外延层220含有外延硅、外延硅的化合物、硅化合物、硅合金、镓化合物、氮化镓等等。在不同的实施例中，可采用例如锗化硅(二元化合物)，碳化硅(尤其是用于高压场合)、氮化锗等不同的化合物。在一个实施例中，衬底218用作沟槽栅JFET 200的漏极区，具有比N型外延层220稍高的掺杂浓度。
在一个实施例中，层间介电层214包括二氧化硅。可采用任何已知的方法来制作氧化层，例如热生长、淀积等。
在一个实施例中，沟槽栅JFET 200还包括至少两个P+注入区206，每个P+注入区围绕P型栅极区204。其中P+注入区206是通过向衬底中注入某一掺杂元素(例如硼)而形成。在一个实施例中，通过离子轰击来注入掺杂元素。
在一些实施例中，可采用如下描述中的结构尺寸，但这些结构尺寸并不意味着限制本发明的范围，而仅是作为示例。
在一个实施例中，沟槽216的深度大约为0.5μm～3μm，沟槽216的宽度大约为0.1μm～0.5μm，如0.25μm。在一些实施例中，沟槽216的深度与宽度之比至少为10，例如12，15，20等。
在一些实施例中，沟槽216的侧壁不是平行并垂直向下的，而是倾斜的。在一个实施例中，沟槽216上宽下窄，即沟槽216的顶部宽于底部，以便于在JFET的制作工程中向沟槽内填充材料。
层间介电层214的厚度与沟槽栅JFET 200的电压等级有关，会根据不同的电压需求作相应的调整。在一个实施例中，层间介电层214的厚度选用能够实现沟槽栅JFET 200所需电压的最小厚度。随着所需电压的增大，层间介电层214的厚度也随之增加。在一个实施例中，层间介电层214为氧化层。
在一个实施例中，N+源极区202的厚度大约为0.1μm～2μm。N+源极区202的厚度不仅与沟槽栅JFET所需的击穿电压有关，而且与其构成材料有关。在一实施例中，N+源极区202的厚度大约是0.25μm。
本文前面描述的半导体层都可采用任何已知的方法来形成，比如化学气相淀积(Chemical Vapor Deposition，CVD)、等离子体增强气相淀积(Plasma Enhanced Vapor Deposition，PEVD)、溅射以及镀敷等等。
图3所示为根据本发明一实施例的沟槽栅JFET制作方法300的流程图。该制作方法300包括步骤302～320。这里需要说明的是，其他实施例所包括的步骤可能比制作方法300所包括的步骤多，也可能比制作方法300所包括的步骤少。
在步骤302，在N型半导体衬底上方形成N-外延层。
在步骤304，在外延层上方设置掩膜，该掩膜中留有窗口，可以露出部分外延层。该掩膜可采用任何已知的掩膜制作材料，可以是硬掩膜，也可以是软掩膜。
在步骤306，通过掩膜中的窗口在外延层内制作沟槽，该沟槽可采用任何已知的方法来制作，例如干法蚀刻、湿法蚀刻以及研磨等。在一些实施例中，该沟槽的厚度为0.5～3μm。在一个实施例中，该制作方法还包括向沟槽的底端注入掺杂剂以形成P+注入区。可以采用任何已知的注入方法，例如离子轰击。在一个实施例中，注入的掺杂剂是硼元素。
在步骤308，移除掩膜。可采用任何已知的掩膜移除方法，例如剥离，溶解等。
在步骤310，向沟槽内淀积多晶硅。在一个实施例中，淀积的多晶硅是P型多晶硅。在另一个实施例中，向沟槽底部淀积的多晶硅是无掺杂的，在淀积后通过注入掺杂剂形成P型多晶硅。先淀积无掺杂多晶硅可以最大限度地减小对衬底上表面的掺杂，从而减小对沟槽栅JFET性能的影响。
在步骤310，多晶硅可能被淀积太多，从而部分淀积于外延层的上表面，因此在步骤312，将淀积于外延层上表面的多晶硅移除。移除多晶硅的方法既可以是整体蚀刻(blank etch)，也可以是化学机械研磨(Chemical Mechanical Polish，CMP)等方法。
在步骤314，蚀刻沟槽内的多晶硅，使得多晶硅凹陷入沟槽中，并至少达到等于上述最小距离d的深度。可采用本技术领域中的任何蚀刻方法，或者任何其他可用于移除沟槽内多晶硅的技术。
在步骤316，将层间介电层(ILDL)淀积于沟槽内，以填充沟槽的余下部分。可采用任何已为我们熟知的技术来淀积层间介电层，如溅射、CVD、PEVD等等。在一个实施例中，层间介电层是二氧化硅或者其它衬底材料的氧化物。层间介电层可能被淀积太多，从而部分淀积于外延层的上表面，因此可以进一步例如通化学机械研磨去除外延层上表面的层间介电层。
在步骤318，在外延层的上表面制作N+源极区。该源极区可采用任何已知的方法来制作，例如离子轰击、掺杂等。在一些实施例中，位于层间介电层上方的区域也可能会被掺杂为N+，但这会导致沟槽栅JFET的性能变差。
在步骤320，在N+源极区之上制作源极金属层。该源极金属层可采用任何已知的方法来制作，例如溅射、CVD、PEVD等。在一个实施例中，沟槽栅JFET的制作方法300还包括在源极金属层和源极区之间制作阻挡金属层。
对于一个电压等级为100V的沟槽栅JFET，根据本发明的实施例制作的JFET，其RDS×AREA(导通电阻与接触面积的乘积)至少要比现有技术制作的沟槽栅JFET小五倍。
上述实施例均涉及N沟道的槽栅型JFET，由于P沟道槽栅型JFET的各个掺杂区域的类型与N沟道的槽栅型JFET相反，因此本发明的实施例仅仅需要稍作改变就可以应用于P沟道槽栅型JFET。P沟道槽栅型JFET同样满足本发明的精神和保护范围。
上述本发明的说明书和实施仅仅以示例性的方式对本发明进行了说明，这些实施例不是完全详尽的，并不用于限定本发明的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本发明所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。
本发明中详细描述的技术意在以一种更广泛合理的方式来理解。尽管本发明中详细描述的与特定实施例相结合，并给出一些特定的细节。但是，本发明仍有许多其他实施方式。在实际执行时可能有些变化，但仍然包含在本发明主旨范围内，因此，本发明旨在包括所有落入本发明和所述权利要求范围及主旨内的替代例、改进例和变化例等。
Claims (6)
1.一种沟槽栅JFET的制作方法，包括：
在衬底的上方形成外延层，该衬底和外延层具有第一掺杂类型；
在外延层上方设置掩膜，其中该掩膜留有露出部分外延层的窗口；
通过该掩膜的窗口在外延层内制作沟槽；
去除掩膜；
向沟槽内淀积多晶硅，该多晶硅具有第二掺杂类型；
去除淀积于外延层上表面的多晶硅；
蚀刻沟槽内的多晶硅，使得多晶硅凹陷入沟槽中；
向沟槽内的多晶硅上方淀积层间介电层；
在外延层上表面的上方制作源极区，该源极区具有第一掺杂类型；以及
在该源极区上方制作源极金属层。
2.如权利要求1所述的制作方法，进一步包括向沟槽的底部注入掺杂以形成离子注入区，该离子注入区具有第二掺杂类型。
3.如权利要求1所述的制作方法，其中淀积用的多晶硅是无掺杂的，在淀积后通过注入掺杂剂形成具有第二掺杂类型的多晶硅。
4.如权利要求1所述的制作方法，其中淀积用的多晶硅为具有第二掺杂类型的多晶硅。
5.如权利要求1所述的制作方法，进一步包括在源极金属层和源极区之间制作阻挡金属层。
6.如权利要求1所述的制作方法，其中第一掺杂类型为N型，第二掺杂类型为P型。
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