CN102412122B - 减小了叠加失准的直接接合方法 - Google Patents

减小了叠加失准的直接接合方法 Download PDF

Info

Publication number
CN102412122B
CN102412122B CN201110281229.3A CN201110281229A CN102412122B CN 102412122 B CN102412122 B CN 102412122B CN 201110281229 A CN201110281229 A CN 201110281229A CN 102412122 B CN102412122 B CN 102412122B
Authority
CN
China
Prior art keywords
wafer
curvature
paraboloid
retainer
predetermined joint
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110281229.3A
Other languages
English (en)
Other versions
CN102412122A (zh
Inventor
M·波卡特
格维塔兹·戈丹
阿诺德·卡斯泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102412122A publication Critical patent/CN102412122A/zh
Application granted granted Critical
Publication of CN102412122B publication Critical patent/CN102412122B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75702Means for aligning in the upper part of the bonding apparatus, e.g. in the bonding head
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75754Guiding structures
    • H01L2224/75756Guiding structures in the upper part of the bonding apparatus, e.g. in the bonding head
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034Bonding interfaces of the bonding area
    • H01L2224/80357Bonding interfaces of the bonding area being flush with the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909Post-treatment of the bonding area
    • H01L2224/80948Thermal treatments, e.g. annealing, controlled cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/17Surface bonding means and/or assemblymeans with work feeding or handling means
    • Y10T156/1702For plural parts or plural areas of single part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Micromachines (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种减小了叠加失准的直接接合方法。具体来说,一种将在接合之前具有本征曲率(K1)的第一晶圆(100)直接接合至在接合之前具有本征曲率(K2)的第二晶圆(200)的方法,两个晶圆中的至少一个(100)包括至少一系列的微组件(110)。所述方法包括使两个晶圆(100、200)彼此接触以在两个晶圆之间开始传播接合波的至少一个步骤。在接触步骤期间,根据包括一系列微组件(110)的晶圆(100)的接合之前的本征曲率(K1)将旋转抛物面形式的预定接合曲率(KB)施加在两个晶圆中的一个上,另一晶圆自由地顺应于所述预定接合曲率(KB)。

Description

减小了叠加失准的直接接合方法
技术领域
本发明涉及根据三维(3D)整合技术所制造的多层半导体结构或者晶圆的领域,其中,3D整合技术用于将由第二晶圆形成的至少一层转印至被称为最终基板的第一晶圆上,该层对应于第二晶圆的形成有元件(例如,多个微组件)的部分,第一晶圆可以是原始晶圆,或者可以包括其它对应的元件。
现有技术
具体来讲,因为在给定的层上存在尺寸非常小的大量微组件,所以每个转印的层(即,包括该层的各个晶圆)必须以正确的精度置于最终基板(仅第一晶圆或者已经具有其它转印的层)上,以满足与下部层的大约0.3微米的定位公差。此外,可以在层被转印之后在层上执行处理,例如在表面上形成其它微组件、用以露出形成连线的其它微组件等,必须针对存在于该层上的组件非常精确地执行这些处理。
通常通过熟知的光刻技术来形成元件(例如微组件),光刻技术主要包括在与要形成微组件的位置相对应的限定区域内照射光敏的基板(例如,在基板上涂覆光刻胶)。通常利用选择性照射设备(通常称为“曝光机”)来进行对基板的照射,与用于整体照射的设备不同,选择性照射设备在操作中通过由不透明的和透明的区域形成的掩模仅照射部分的基板,其中,不透明的和透明的区域用于限定期望复制在基板上的图案。照射工具或者曝光机在尽可能多的位置重复照射操作,用以照射基板的整个表面。
将层转印至最终基板上涉及在上述类型的第一晶圆和第二晶圆之间进行接合(例如,通过直接接合,也称为分子黏附),然后使第二晶圆大体变薄。在接合期间,两个晶圆机械地对准。在两层之间可以观察到由对准缺陷所导致的至少三种主要类型的变形,即,偏移或移位型变形、旋转型的变形以及放射型的变形(也称为射出(run-out)变形,其与以基板的半径线性地增加的放射状扩张相对应)。
通常,曝光机利用补偿算法能够补偿这三种缺陷。
然而,申请人发现,鉴于微组件技术的需要,尽管使用了补偿算法,但是在转印之后,如果可以,存在很难形成与转印之前形成的微组件对准的辅助的微组件的情况。
因为通过直接接合来进行接合,所以除了上述移位型、旋转型和放射型的对准缺陷以外,在转印的层中并且在第一晶圆中实际上会存在不均匀的变形。
正是晶圆的这些不均匀的变形接着导致了失准现象(也称为“叠加(overlay)”),现在参照图1来描述这种现象。叠加表现为大约50mm大小的缺陷,这明显小于晶圆在接合时的对准精度。
图1例示了通过在第一晶圆或初始基板410和第二晶圆或最终基板420之间的低压直接接合所得到的三维结构400,其中,利用用于限定与要产生的微组件相对应的图案形成区域的掩模、通过光刻在第一晶圆或初始基板410上形成了第一系列的微组件411。在接合之后,使初始基板410变薄,以去除在微组件411至419的层上面的部分材料,并且微组件421至429的第二层形成在初始基板410的露出的表面上。
然而,即使利用定位工具,一方面的微组件411至419和另一方面的微组件421和429的某些微组件之间出现了偏移,例如在图1中所指示的偏移Δ11、Δ22、Δ33、Δ44(分别对应于微组件对411/421、412/422、413/423和414/424之间所观察到的偏移)。
这些偏移不是源于由基板的不精确组装所导致的个别变形(平移、旋转或其组合)。这些偏移源于出现在层中的不均匀变形,不均匀变形是来自当将初始基板接合至最终基板的时候的初始基板。实际上,这些变形在特定的微组件411至419处导致不均匀、局部移位。因而,在转印后形成在基板的露出表面上的特定微组件421至429表现出与这些微组件411至419在位置中的变化,所述变化可以是几百纳米或者甚至是微米的数量级。如果叠加的幅度在修正之后仍然为例如在50mm和100mm之间(取决于应用),则该失准或者叠加现象会造成不能使用曝光机。因此,就算可以的话,也很难对准在转印之前所形成的微组件来形成辅助微组件。
两层微组件之间的这种叠加还可以是短路、堆叠中的变形或者在两层微组件之间的连接缺陷的根源。因而,在转印的微组件是由像素形成的图像、并且转印后处理步骤的目的是在各个像素上形成滤色器的情况下,会观察到这些像素中的某些不具有色彩功能。
因此,如果不控制这种失准或者叠加效应,就会导致所生产的多层半导体晶圆的品质和价值的下降。因为对于微组件的小型化和其在每层上的集成密度的需要一直在增加,所以该效应的影响变得越发严重。
发明内容
本发明的目的是提供一种减少在通过直接接合对两个晶圆进行接合之后的叠加效应的出现的解决方案。
为此,本发明提供了一种将在接合之前具有本征曲率的第一晶圆直接接合至在接合之前具有本征曲率的第二晶圆的方法,这两个晶圆中的至少一个至少包括一系列的微组件,该方法包括使两个晶圆彼此接触以便在两个晶圆之间开始传播接合波的至少一个步骤,其特征在于,在接触步骤期间,将旋转抛物面形式的预定接合曲率施加在两个晶圆中的一个上,所述接合曲率至少取决于包括一系列微组件的晶圆的接合之前的本征曲率,另一晶圆自由地顺应于所述预定接合曲率。
如以下将要具体解释的,通过在接合晶圆时根据包括微组件的层的旋转抛物面形式的本征曲率来控制晶圆的曲率,能够在接合中以及接合之后控制该晶圆中所包括的变形,使得变形基本上是放射型的(即,均匀变形),也就是说,可以由在制造微组件时曝光机型的装置所使用的算法来校正的变形。
根据本发明的一个方面,在将晶圆接合起来之前,该方法包括以下步骤:
-测量接合之前各个晶圆的曲率;以及
-计算预定接合曲率。
根据本发明的另一个方面,当只有第一晶圆包括至少一系列的微组件时,根据以下等式来计算旋转抛物面形式的预定接合曲率:
KB=K1-((K2-K1)/6)
其中,KB是旋转抛物面形式的预定接合曲率,K1是接合之前第一晶圆的本征曲率,K2是接合之前第二晶圆的本征曲率。
根据本发明的另一个方面,当两个晶圆都包括至少一系列的微组件时,根据以下等式来计算旋转抛物面形式的预定接合曲率:
KB=(Kl+K2)/2
其中,KB是旋转抛物面形式的预定接合曲率,K1是接合之前第一晶圆的本征曲率,K2是接合之前第二晶圆的本征曲率。
第一晶圆和第二晶圆尤其可以是直径300mm的硅晶圆。
根据本发明的一个特定方面,该方法包括以下步骤:
-分别由第一保持器和第二保持器来保持彼此面对的第一晶圆和第二晶圆,第一保持器在第一晶圆上施加旋转抛物面形式的预定接合曲率;
-使第一晶圆和第二晶圆彼此相互接触,以在它们之间开始传播接合波;以及
-在第二晶圆与第一晶圆接触之前或者接触期间,从第二保持器上释放第二晶圆,使得第二晶圆在接合波传播期间顺应于施加在第一晶圆上的旋转抛物面形式的预定接合曲率。
根据本发明的一个特定实施方式,通过致动安装在第一保持器上的缸体将旋转抛物面形式的预定接合曲率施加在第一晶圆上。
根据本发明的另一个特定实施方式,通过插入在第一晶圆和第一保持器之间的薄膜将旋转抛物面形式的预定接合曲率施加在第一晶圆上,所述薄膜具有与旋转抛物面形式的预定接合曲率相对应的旋转抛物面形式的曲率。
根据本发明的另一个特定实施方式,由第一保持器将旋转抛物面形式的预定接合曲率施加在第一晶圆上,第一保持器具有与旋转抛物面形式的预定接合曲率相对应的旋转抛物面形式的曲率。
根据本发明的一个特定方面,晶圆在其各自的接合面上都包括微组件,其中一个晶圆的至少一些微组件意图与另一个晶圆的至少一些微组件对准。
本发明的主题也是用于将在接合之前具有本征曲率的第一晶圆直接接合至在接合之前具有本征曲率的第二晶圆的接合装置,两个晶圆中的至少一个晶圆包括至少一个系列的微组件,该装置包括分别用于保持第一晶圆和第二晶圆的第一保持器和第二保持器,其特征在于,所述第一保持器包括用于至少根据包括微组件的层的晶圆在接合之前的本征曲率,将旋转抛物面形式的预定接合曲率施加在第一晶圆上的装置,该装置控制第二保持器以使第二晶圆在与第一晶圆接触之前或者接触期间从第二保持器释放,使得所述第二晶圆在接合波传播期间顺应于施加在第一晶圆上的旋转抛物面形式的预定接合曲率。
根据本发明的一个方面,该装置包括用于根据在接合两个晶圆中的每一个之前的本征曲率或者与旋转抛物面形式的预定接合曲率相对应的曲率半径,来计算旋转抛物面形式的预定接合曲率的处理装置。然而,这些装置可以相对于接合装置而移动。换言之,即使处理装置与接合装置分离,该方法也可以奏效。
根据本发明的一个特定实施方式,第一保持器还包括能够将旋转抛物面形式的预定接合曲率施加在第一晶圆上的缸体,根据与所述旋转抛物面形式的预定接合曲率相对应的曲率半径来控制该缸体,该装置控制第二保持器以使第二晶圆在与第一晶圆接触之后从第二保持器释放,使得所述第二晶圆在接合波传播期间顺应于施加在第一晶圆上的旋转抛物面形式的预定接合曲率。
根据本发明的另一个特定实施方式,第一保持器具有与旋转抛物面形式的预定接合曲率相对应的曲率,或者该装置还包括插入在第一晶圆和第一保持器之间的薄膜,所述薄膜具有与旋转抛物面形式的预定接合曲率相对应的曲率。
根据本发明的另一个方面,第一保持器和第二保持器被设计为适应于所测直径为100mm、150mm、200mm或者300mm的圆形基板。
附图说明
图1是示出在通过根据现有技术的直接接合将两个晶圆进行接合之后、在两个晶圆的微组件之间的叠加型对准缺陷的示意性截面图;
图2和图3示出了表现出弓型变形的晶圆;
图4A至图4C示出了在通过直接接合对两个晶圆进行接合之前、期间以及之后所得到的各种曲率;
图5A至图5F是示出根据本发明一个实施方式的执行直接接合方法来制造三维结构的示意图;
图6是例示了制造在图5A至图5F中所示的三维结构中所使用的步骤的流程图;
图7A至图7G是例示了根据本发明另一实施方式的执行直接接合方法来制造三维结构的示意图;
图8是例示了制造在图7A至图7G中所示的三维结构中所使用的步骤的流程图。
具体实施方式
本发明适用于两个晶圆之间的直接接合,这两个晶圆中的至少一个包括在接合操作之前所制造的微组件。为了简化,术语“微组件”在本文剩余部分将指示由在层上或层内所执行的工艺步骤所形成的器件或者任何其它装置,必须精确地控制其定位。因此,这些器件可以是有源组件或无源组件,具有简单的图案、接触焊盘或者互连。
为了减小上述叠加影响的出现,本发明提出了通过在接合期间在所述晶圆上施加根据晶圆的初始曲率或者包含微组件的晶圆的初始曲率所预先确定的接合曲率,来减小由接合所导致的不均匀变形。
在被接合之前,每个晶圆都具有如在图2中的晶圆30的情况中是凹的本征曲率,或者具有如在图3中的晶圆40的情况中是凸的本征曲率。该曲率决定了晶圆的变形曲率,在半导体工艺中称为“弓”。如图2和图3所例示的,通常在晶圆的中心处、在其上自由地放置有晶圆的参考平面P(通常是绝对平面)和晶圆自身之间测量与距离(偏差)相对应的晶圆的弓Δz。在半导体领域中通常使用的晶圆直径的范围内(即,在几十毫米至300毫米之间),以微米为单位来测量弓,然而由于在半导体领域中所使用的晶圆的曲率非常小、并且导致相对应的曲率半径非常大,所以通常以m-1或者km-1为单位来测量曲率。
图4A至图4C示出了在将第一晶圆50(顶部)接合至支持晶圆60(底部)之前和之后曲率的变化,这些晶圆分别具有初始曲率K1和K2,即接合之前的本征曲率(图4A)。在直接接合期间,将称为接合曲率的曲率KB施加在两个晶圆50和60的一个上(图4B),另一晶圆在接合波(bondingwave)的传播期间顺应于施加至第一晶圆上的曲率(下面将进行具体的解释)。可以通过接合机器的特定夹具来施加曲率KB(下面将进行具体的解释),曲率KB仅施加在两个晶圆中的一个上,然而当开始接合波的传播时,另一晶圆自由地变形,以便在该传播期间顺应于施加在另一晶圆上的曲率。
一旦执行了接合操作并且将晶圆从其各自的夹具上释放,由接合的晶圆50和60的组装所形成的结构就具有曲率KF,称为接合后曲率。
接合后曲率KF可以从以下公式算出:
KF=(2(K1+K2)+12KB)/16(1).
根据在T.Turner等人的题为“Mechanicsofwaferbonding:Effectofclamping”的、JournalofAppliedPhysics,Vol.95,No.1,January1,2004的文档中给出的公式(12)来确定该公式。
如上所述,当通过直接接合来接合两个晶圆(至少其中一个包括微组件)时,在包括微组件的晶圆中会出现不均匀的变形,这些变形在接合之前所形成的微组件与接合之后所形成的微组件之间导致了不良的叠加,可以通过曝光机型的装置的补偿算法在接合之后形成互补微组件期间来补偿这些变形。
相反地,如果包括微组件的晶圆在接合之后实际上仅具有放射状的变形(即,均匀的变形),则在接合之后可以通过算法来校正这些变形。
因此,本发明的目的是控制接合后的曲率,使得晶圆或者包括微组件的晶圆在接合之后仅具有可以被校正的放射型变形。
在这样的情况下,即,在预先形成有微组件且本征曲率为K1的第一晶圆和没有微组件且本征曲率为K2的第二晶圆之间,申请人证实了为了在第一晶圆中仅得到放射型的变形,第一晶圆的变形必须是最小的,并且接合后的曲率KF必须是旋转抛物面的形式。为此,晶圆使初始曲率至少近似为旋转抛物面的形式(具体地是球形,它是旋转抛物面的一个特例),使得可以在施加了旋转抛物面的形式的接合曲率之后获得相似形状的接合后曲率。
众所周知,旋转抛物面在笛卡儿坐标中的方程式表示为:
x2+y2=2pz(2)
其中,x、y、z是旋转抛物面的笛卡儿坐标,p是常数。
旋转抛物面的圆柱方程式可以写为:
ρ2=2pz(3)
其中,ρ是旋转抛物面的柱坐标(使得,ρ2=x2+y2)。
根据以下等式来计算旋转抛物面的总曲率KP:
KP=p2/(ρ2+p2)(4)
通过使KF=K1来得到包括微组件的第一晶圆的最小变形。如果将该条件应用至等式(1),则通过施加旋转抛物面形式的接合曲率KB来得到第一晶圆的最小变形,使得:
KB=K1-((K2-K1)/6)(5)
在这样的情况下,即,在各自包括接合之前所形成的微组件、并且分别具有K1和K2的本征曲率的第一晶圆和第二晶圆之间进行接合,第一晶圆和第二晶圆的变形必须是最小的,并且接合后曲率KF必须是旋转抛物面的形式。
通过使KF=(K1+K2)/2来得到包括微组件的第一晶圆和第二晶圆的最小变形。如果将该条件应用至等式(1),则通过施加旋转抛物面形式的接合曲率KB来得到第一晶圆的最小变形,使得:
KB=(K1+K2)/2(6)
因而,根据一个或两个晶圆包括微组件或者两个晶圆分别包括微组件的事实,可以利用等式(5)或者等式(6)来确定施加在晶圆上的旋转抛物面形式的曲率KB,以获得接合后曲率KF,从而能够控制包括微组件的一个或更多个晶圆的变形,使这些变形是放射状的,即,可以通过校正算法来补偿均匀的变形。通过例如来自KLA-TencorCorp公司的KLA-TencorFlexus的光学测量仪器(或者通过能够确定弓的利用电容测量的任何测量仪器、或者光学或机械轮廓测定法)来预先测量曲率K1和K2。
现在将参照图5A至图5F以及图6来描述根据本发明一个实施方式的通过利用减小叠加失准的接合方法将在第一晶圆100上所形成的微组件的层转印至第二晶圆200来制造三维结构的示例。晶圆的直径具体地可以为150mm、200mm和300mm。
这种三维结构的制造开始于在第一晶圆100的表面上形成第一系列的微组件110(图5A,步骤S1)。微组件110可以是全部的组件和/或仅是部分的组件。在此处所描述的示例中,第一晶圆100是SOI(绝缘体上硅)型的直径300mm的晶圆,其包括在由硅制成的基板101上的硅层103、置于该层和硅基板之间的掩埋氧化物层102(例如,由SiO2制成)。晶圆100还可以包括另一类型的多层结构或者单层结构。
第二晶圆200是直径300mm的硅晶圆(图5B)。
利用用于限定形成与要制造的微组件相对应的图案的区域的掩模、用于照射要制造图案的区域的微曝光机类型的选择性照射工具,通过光刻来形成微组件110。
微组件110想要与将要在接合操作之后形成在转印的层上的微组件协作。因此,能够确保微组件110和210在晶圆接合之后良好对准是重要的。
根据本发明,使用接合机器,其在接合期间将旋转抛物面形式的接合曲率KB施加在一个晶圆上,同时使得另一晶圆能够顺应通过两层之间的接合波的传播所施加的曲率。该操作使得可以获得目标抛物面接合后曲率KFc,从而能够控制第一晶圆100的变形,所以它仅是放射状的(即,均匀的)变形,使得利用适合的算法可以校正失准。在此处所述的示例中,晶圆100和200分别具有抛物面形式的曲率K1和K2。因此,抛物面形式的预定接合曲率KB施加在此处的晶圆上。
如图5B所例示的,利用接合机器或者装置300来进行接合操作,其中,接合机器或者装置300包括第一托板310,第一托板310具有保持面311,其试图保持第一晶圆100面对第二晶圆200,第二晶圆200被保持在机器300的第二托板320的保持面321上面。托板310和320都装备有保持工具(未在图5B中示出),例如静电和吸力保持工具。第一托板310和第二托板320各自能够在移动方向dpx和dpy上移动,使得能够一方面彼此面对地放置晶圆、同时补偿转动和平移的失准误差,另一方面,分别彼此靠近或远离地移动第一托板310和第二托板320的保持面311和321。这样,例如将各个托板安装在由接合机器所控制的致动器(未在图5B中示出)上,用以沿着方向dP调整两个保持工具之间的距离。
在接合开始时,两个晶圆100和200各自保持压在它们各自的托板的保持面上(图5B,步骤S2)。
接着,根据本发明,将与抛物面接合曲率KB相对应的曲率施加在曲率已经通过以上给出的公式(5)算出的第一晶圆100(或者另选地施加在第二晶圆)上,并且使其可以得到预先确定的目标抛物面接合后曲率KF,用以减小第一晶圆上的放射型本征变形(图5C,步骤S3)。
为此,第一托板310包括具有杆313的线性致动器或者缸体312,当缸体运转时,杆313伸出第一晶圆100所压在的托板310的保持面311。如图5C所示,在这种情况下,杆313的自由端313a压在第一晶圆上,从而使限定的抛物面接合曲率能够被施加在所述晶圆上。在缸体312运转期间,可以通过接合机器来控制用于保持托板310的装置的吸力(即,吸取力或者静电力),以使其在托板310的保持面311上的限定的同轴中心区域中减小甚至消除,以在通过杆313弯曲晶圆时减小晶圆上的压力。
接合机器300对杆313从保持面311伸出的距离dt进行控制,根据要施加在晶圆上的接合曲率KB来确定该距离dt。更精确地,缸体312配备有伺服控制系统(未示出),其根据由接合机器300所限定的一组设定值来控制杆313的线性位置。
接合机器300配备有处理装置(例如,可编程微处理器),其能够在如此处所述的在机器300中使用缸体的情况下计算抛物面接合曲率KB或者与抛物面接合曲率KB等价的曲率半径。更精确地,将晶圆100和200的初始曲率K1和K2以及抛物面目标接合后曲率KF输入至接合机器,接合机器的处理装置接着利用上面给出的公式(5)来计算要施加的抛物面接合曲率KB,并且倒置该值,以获得曲率的对应目标半径Rcb(Rcb=1/KB)。
必须发送至的缸体312的、私服控制系统的要确定的最终参数是与曲率的半径Rcb相对应的弓Δz,这是因为如上所指示的,晶圆的弓与在晶圆的中心所测得的、在参考平面(此处是晶圆的表面的保持面311)和晶圆面对保持面311的表面之间的距离相对应。弓Δz与距离dt相对应,其中,距离dt是杆313施加接合曲率所必须延伸的距离。
可以根据曲率的目标半径Rcb、由以下公式来计算目标弓Δzc:
Δzc = Rcb Rcb 2 - ( D / 2 ) 2 ) - - - ( 7 )
其中,D是要弯曲的晶圆的直径。
一经求出,就将目标弓Δzc的数值转移至缸体312的私服控制系统,其使杆致动以将杆置于等价的距离dt(dt=Δzc)处。
为了在接合期间将抛物面接合曲率施加在晶圆上,将缸体312的杆313置于晶圆100的中心。
当将抛物面接合曲率KB施加在第一晶圆100上时,托板310和321相互靠近地移动,使得晶圆100最前面的部分100a(顶点)精准地与第二晶圆200的露出表面相接触地放置,因而接合波开始传播(图5C,步骤S4)。在两个晶圆接触之前或者接触期间,使托板320上的用于保持第二晶圆200的装置无效,以允许第二晶圆200在接合期间顺应施加在第一晶圆100上的变形(曲率KB)。
另选地,可以以距离Δzc将两个晶圆分开放置,接着使两个晶圆中的一个变形,以通过将杆313移动距离dt=Δzc来使表面彼此紧密接触。这样,同时施加了抛物面接合曲率KB和接合波的初始传播。也通过这种方式,在接合波的传播期间,没有变形至预定接合曲率的晶圆必定自由地顺应于施加在另一晶圆上的抛物面接合曲率。
直接接合本身是一种公知技术,作为提示,直接接合的原理是基于使两个表面彼此直接接触,即,没有使用特定的材料(粘合剂、蜡、铜焊等)。这种操作要求想要接合起来的表面充分光滑,没有任何微粒或杂质,并且相互能够充分地接近,通常以小于几纳米的距离开始接触。在这种情况下,两个表面之间的吸力是非常高的,用以传播产生直接接合的接合波(通过包括在要彼此接合的两个表面的原子或者分子之间的电子相互作用的吸力(范德华力)的组合来产生接合)。
一旦开始传播接合波,第二晶圆200接着从其托板320释放,顺应于随着接合波的行进而施加在第一晶圆100上的曲率(图5D,步骤S5)。
当两个晶圆完全接合起来时,第一晶圆100从其托板被彻底地释放(图5E,步骤S6)。然后得到了具有以上所限定的目标抛物面曲率KF的三维结构350。因而十分显著地减小了通常在不受控的接合中出现的不均匀变形。
接合之后,可以对结构350进行温和的热处理(低于500℃)从而增大两个晶圆质检的接合强度,然后使其中一个变薄,绝不能损坏微组件110。
如图5F所示,使第一晶圆100变薄以去除存在于微组件110的层上面的部分材料(步骤S7)。具体地可以通过以下方式来使晶圆100变薄,即,化学机械研磨(CMP)、化学刻蚀、或者沿着预先在基板中形成的薄弱平面(例如,通过原子注入)。如果第一晶圆是SOI型基板(如同本文的情况),则可以有利地使用掩埋绝缘层作为化学刻蚀终止层,以为剩余的层100a的厚度划定界限。另选地,如果最初的基板是由疏松材料(bulkmaterial)制成的,则深接触焊盘(例如,由金属材料制成的、在基板的表面上均匀间隔的接触焊盘)可以在形成组件期间预先形成在疏松材料上,以停止机械变薄(研磨)操作。
接着得到了由第二晶圆200以及与第一晶圆100的剩余部分相对应的层100a所形成的三维结构360。
因而十分显著地减小了通常在未受控的接合期间出现的不均匀变形。在接合之后,可以与微组件100正确对准的方式形成第二系列的微组件120,通过对准校正算法校正了第一系列微组件与第二系列微组件之间的任何失准(图5F,步骤S8)。
现在将参照图7A至图7G以及图6来描述根据本发明一种实施方式的、通过将形成在第一晶圆500上的微组件510的层转印至也包括微组件610的层的第二晶圆600上、利用能够减小叠加失准的接合方法来得到三维结构的另一示例性实施方式。在该实施方式中,晶圆500和晶圆600具有旋转抛物面形式的初始弯曲。这些晶圆的直径具体地可以为150mm、200mm和300mm。
通过在第一晶圆500的表面上形成第一系列微组件510(图7A,步骤S10)以及在第二晶圆600的表面上形成第二系列微组件610(图7B,步骤S20)来开始三维结构的制造。微组件510和微组件610可以是全部的组件并且/或者仅是部分的组件。在此处描述的实施方式中,第一晶圆500是SOI(绝缘体上硅)型的直径300mm的晶圆,其包括基板501上的硅层503(也由硅制成)、置于硅层与硅基板之间的掩埋氧化物层502(例如,由SiO2制成)。晶圆500也可以包括另一类型的多层结构或者单层结构。
第二晶圆600是直径为300mm的硅晶圆。
利用用于限定形成与要制造的微组件相对应的特征的区域的掩模、通过光刻来形成微组件510和610。
微组件510和610旨在彼此协作,例如通过微组件510和610的成对组合来形成精巧的组件,其各自组成要制造的组件的一部分或者通过对应的微组件510和610的互连来形成电路。因此,能够确保微组件510和610在晶圆接合起来之后的良好对准是非常重要的。
根据本发明,使用接合机器,其在接合期间将旋转抛物面形式的接合曲率KB施加在一个晶圆上,同时使另一晶圆能够顺应通过两层之间的接合波的传播所施加的曲率。该操作使得可以获得旋转抛物面形式的目标抛物面接合后曲率KF,从而能够控制两个晶圆500和600的变形,使之仅是放射状的(即,均匀的)变形,变形在组件510和610之间、并且可能在随后的叠加中(在组件随后形成在变薄之后的剩余层500a中的情况下)导致非常轻微的失准,通过适合的算法可以校正随后的叠加。
如图7C所例示的,利用接合机器或者装置700来进行接合操作,其中,与上述的机器300类似,接合机器或者装置700包括第一托板710,第一托板710具有保持面711,其被设计为保持第一晶圆500,以面对第二晶圆600,第二晶圆600被保持在机器700的第二托板720的保持面721上面。
在接合开始时,两个晶圆500和600各自保持压在它们各自的托板的保持面上(图7C,步骤S30)。
接着,根据本发明,将与旋转抛物面形式的接合曲率KB相对应的曲率施加在第一晶圆500(或者另选地施加在第二晶圆)上,其接合曲率已经通过以上给出的公式(6)算出,并且使其可以得到预先确定的旋转抛物面形式的目标接合后曲率KF,用以减小两个晶圆上的放射型本征变形(图7D,步骤S40)。
如上所述,针对机器300,第一托板710包括具有杆713的线性致动器或者缸体712,当缸体运转时,杆713伸出第一晶圆500所压在的托板710的保持面711。如图7D所示,在这种情况下,杆713的自由端713a推动第一晶圆的中心,从而使限定的旋转抛物面形式的接合曲率能够被施加在所述晶圆上。
接合机器700控制杆713从保持面711所伸出的距离dt。如上所述,通过机器700的处理装置来确定该距离dt,其中,处理装置在利用上面所给出的公式(6)计算出旋转抛物面形式的、要施加的接合曲率KB之后(并且将该值倒置以得到对应的目标曲率的半径Rcb(Rcb=1/KB)),确定对应的目标弓Δzc(与距离dt相对应),其中,距离dt是在施加接合曲率期间杆713必须伸出的距离更精确地,缸体312配备有伺服控制系统(未示出),其根据由接合机器300所限定的一组设定值来控制杆313的线性位置。
一经求出,就将目标弓Δzc的数值传送至缸体712的私服控制系统,其使杆致动以将杆置于等价的距离dt(dt=Δzc)处。
当将旋转抛物面形式的接合曲率KB施加在第一晶圆500上时,托板710和720相互靠近地移动,使得晶圆500最前面的部分500a(顶点)精细地与第二晶圆600的露出表面相接触地放置,因而接合波开始传播(图7D,步骤S50)。在两个晶圆接触之前或者接触期间,使在托板720上的用于保持第二晶圆600的装置无效,以允许第二晶圆600在接合期间顺应于施加在第一晶圆500上的变形(曲率KB)。
另选地,可以以距离Δzc将两个晶圆分开放置,接着使两个晶圆中的一个变形,以通过将杆713移动距离dt=Δzc来使表面彼此紧密接触。这样,同时施加了旋转抛物面形式的接合曲率KB和接合波的初始传播。也通过这种方式,在接合波的传播期间,没有变形至预定接合曲率的晶圆必定自由地顺应于施加在另一晶圆上的旋转抛物面形式的接合曲率。
一旦开始传播接合波,第二晶圆600接着从其托板720释放,顺应于随着接合波的行进而施加在第一晶圆500上的曲率(图7E,步骤S60)。
当两个晶圆完全接合起来时,第一晶圆500从其托板被彻底地释放(图7F,步骤S70)。然后得到了具有以上所限定的旋转抛物面形式的目标曲率KF的三维结构800。因而十分显著地减小了通常在不受控的接合中出现的不均匀变形。
在接合之后,可以对结构800进行温和的热处理(500C以下),以增大两个晶圆之间的接合强度,允许其中一个随后变薄,并且不损伤微组件510和610。
如图7G所示,第一晶圆500被变薄以去除存在于微组件510的层上面的部分材料(步骤S80)。接着得到了由第二晶圆600以及与第一晶圆500的剩余部分相对应的层500a所形成的三维结构810。
根据另选实施方式,在形成微组件之后,可以在第一晶圆和/或第二晶圆的表面上沉积氧化物层(例如,由SiO2制成),为接合做准备。该氧化物层或者这些氧化物层还可以为在其上形成金属接触(例如,由铜制成)做准备,金属接触与所有的或某些微组件相接触,以能够使一个晶圆的微组件与另一晶圆的微组件相接触。
也可以对晶圆的接合表面进行处理。针对表面准备所执行的处理根据期望得到的接合强度而变化。如果期望得到标准的(即,相对低的)接合强度,则通过执行跟随有清洗步骤的化学机械研磨步骤来制备表面。另选地,如果期望在两个基板之间得到高接合强度,则表面准备包括RCA清洗步骤(即,适合于去除微粒和烃的SCI(NH4OH、H2O2、H2O)浴和适合于去除金属污染物的SC2(HCl、H2O2、H2O)浴的组合)、等离子体表面激活步骤、跟随有擦拭步骤的额外清洗步骤。
最好在受控的温度下执行接合,以减小两个晶圆之间的温度差。
通过接合机器的处理装置或者离开接合机器的等价装置、利用上述公式或等式(2)至(7)来计算旋转抛物面形式的接合曲率。
也可以利用包括插入在第一晶圆与该晶圆的保持器之间的薄膜的接合机器来施加接合曲率,其中,薄膜具有与所述预定旋转抛物面形式的接合曲率相对应的曲率,或者利用包括针对第一晶圆的保持器的接合机器,其中,第一晶圆具有与旋转抛物面形式的所述预定接合曲率相对应的曲率,特别合理的是,通过机器来对保持器进行变形和控制,以将其变形至预先通过所述机器或者通过关联的计算装置所计算出的接合曲率。第二晶圆与第一晶圆的接触以及在接合波开始传播之前的第二晶圆的释放都如上所述地发生。
借助这种接合方法,可以以均匀的变形将两个晶圆接合起来,均匀的变形仅导致对准缺陷,可以在接合之后在形成补充的微组件期间通过算法来校正对准缺陷,导致了减小叠加失准。因而,可以将微组件之间的失准限制为在晶圆的整个表面上是均匀的、可以忽略的值。即使是非常小尺寸(例如,小于1微米)的微组件也可以容易地形成并相互对准。例如,针对通过金属连接互相连接的微组件,这也是可以的,同时将差的互相连接的风险最小化。

Claims (14)

1.一种用于将在接合之前具有本征曲率(K1)的第一晶圆(100)直接接合至在接合之前具有本征曲率(K2)的第二晶圆(200)的方法,这两个晶圆中的至少一个(100)包括至少一系列的微组件(110),所述方法包括使两个晶圆(100、200)彼此接触以在这两个晶圆之间开始传播接合波的至少一个步骤,
所述方法的特征在于,在接触步骤期间,将旋转抛物面形式的预定接合曲率(KB)施加在这两个晶圆中的一个上,另一个晶圆自由地顺应于所述预定接合曲率(KB),其中,所述预定接合曲率至少取决于所述第一晶圆和所述第二晶圆结合之前的本征曲率(K1;K2)。
2.根据权利要求1所述的方法,其特征在于,在将所述两个晶圆(100、200)接合起来之前,所述方法包括以下步骤:
-测量接合之前各个晶圆(100;200)的曲率(K1;K2);以及
-计算所述预定接合曲率(KB)。
3.根据权利要求1或2所述的方法,其特征在于,只有所述第一晶圆包括至少一系列的微组件,并且根据以下等式来计算所述旋转抛物面形式的预定接合曲率:
KB=K1-((K2-K1)/6)
其中,KB是所述旋转抛物面形式的预定接合曲率,K1是接合之前所述第一晶圆的本征曲率,K2是接合之前所述第二晶圆的本征曲率。
4.根据权利要求1或2所述的方法,其特征在于,所述两个晶圆都包括至少一系列的微组件,并且根据以下等式来计算所述旋转抛物面形式的预定接合曲率:
KB=(K1+K2)/2
其中,KB是所述旋转抛物面形式的预定接合曲率,K1是接合之前所述第一晶圆的本征曲率,K2是接合之前所述第二晶圆的本征曲率。
5.根据权利要求1或2所述的方法,其特征在于,所述两个晶圆(100、200)是直径为300mm的圆形的硅晶圆。
6.根据权利要求1或2所述的方法,其特征在于,该方法包括以下步骤:
-分别由第一保持器(310)和第二保持器(320)保持彼此面对的所述第一晶圆(100)和所述第二晶圆(200),所述第一保持器在所述第一晶圆上施加所述旋转抛物面形式的预定接合曲率;
-使所述两个晶圆(100、200)彼此相互接触,以在所述两个晶圆之间开始传播接合波;以及
-在所述第二晶圆(200)与所述第一晶圆(100)接触之前或者接触期间,从所述第二保持器(320)释放所述第二晶圆(200),使得所述第二晶圆在接合波传播期间顺应于施加在所述第一晶圆上的所述旋转抛物面形式的预定接合曲率。
7.根据权利要求6所述的方法,其特征在于,通过致动安装在所述第一保持器上的缸体(312)将所述旋转抛物面形式的预定接合曲率(KB)施加在所述第一晶圆(100)上。
8.根据权利要求7所述的方法,其特征在于,通过插入在所述第一晶圆(100)与所述第一保持器(310)之间的膜将所述旋转抛物面形式的预定接合曲率施加在所述第一晶圆(100)上,所述膜具有与所述旋转抛物面形式的预定接合曲率相对应的旋转抛物面形式的曲率。
9.根据权利要求7所述的方法,其特征在于,通过所述第一保持器(310)将所述预定接合曲率施加在所述第一晶圆(100)上,所述第一保持器具有与所述旋转抛物面形式的预定接合曲率相对应的曲率。
10.根据权利要求1或2所述的方法,其特征在于,所述两个晶圆(100、200)在其各自的接合面上都包括微组件(110、210),其中一个晶圆(100)的至少一些微组件(110)要与另一个晶圆(200)的至少一些微组件(210)对准。
11.一种用于将在接合之前具有本征曲率(K1)的第一晶圆(100)直接接合至在接合之前具有本征曲率(K2)的第二晶圆(200)的接合设备(300),这两个晶圆中的至少一个晶圆包括至少一系列的微组件,该接合设备包括分别用于保持第一晶圆(100)和第二晶圆(200)的第一保持器和第二保持器(310,320),该接合设备的特征在于,所述第一保持器包括用于根据包括所述第一晶圆和所述第二晶圆结合之前的本征曲率(K1;K2)将旋转抛物面形式的预定接合曲率(KB)施加在第一晶圆(100)上的装置,所述接合设备控制所述第二保持器(320)以在所述第二晶圆(200)与所述第一晶圆(100)接触之前或者接触期间从所述第二保持器释放所述第二晶圆(200),使得所述第二晶圆(200)在接合波传播期间顺应于施加在所述第一晶圆(100)上的旋转抛物面形式的预定接合曲率。
12.根据权利要求11所述的接合设备,其特征在于,所述接合设备包括用于根据在所述两个晶圆中的每一个被接合之前的本征曲率(K1;K2)或者与所述旋转抛物面形式的预定接合曲率相对应的曲率半径来计算所述旋转抛物面形式的预定接合曲率(KB)的处理装置。
13.根据权利要求11和12中任一项所述的接合设备,其特征在于,所述第一保持器(310)还包括能够将所述旋转抛物面形式的预定接合曲率(KB)施加在所述第一晶圆(100)上的缸体(312),根据与所述旋转抛物面形式的预定接合曲率(KB)相对应的曲率半径来控制所述缸体,所述接合设备控制所述第二保持器(320)以在所述第二晶圆(200)与所述第一晶圆(100)接触之后从所述第二保持器释放所述第二晶圆(200),使得所述第二晶圆(200)在接合波传播期间顺应于施加在所述第一晶圆上的所述旋转抛物面形式的预定接合曲率。
14.根据权利要求11和12中任一项所述的接合设备,其特征在于,所述第一保持器具有与所述旋转抛物面形式的预定接合曲率相对应的曲率,或者所述接合设备还包括插入在所述第一晶圆(100)与所述第一保持器之间的膜,所述膜具有与所述旋转抛物面形式的预定接合曲率(KB)相对应的曲率。
CN201110281229.3A 2010-09-23 2011-09-21 减小了叠加失准的直接接合方法 Active CN102412122B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1057647A FR2965398B1 (fr) 2010-09-23 2010-09-23 Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
FR1057647 2010-09-23

Publications (2)

Publication Number Publication Date
CN102412122A CN102412122A (zh) 2012-04-11
CN102412122B true CN102412122B (zh) 2016-03-02

Family

ID=43499935

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110281229.3A Active CN102412122B (zh) 2010-09-23 2011-09-21 减小了叠加失准的直接接合方法

Country Status (8)

Country Link
US (1) US8575002B2 (zh)
EP (1) EP2434533B1 (zh)
JP (1) JP5584905B2 (zh)
KR (1) KR101236219B1 (zh)
CN (1) CN102412122B (zh)
FR (1) FR2965398B1 (zh)
SG (1) SG179341A1 (zh)
TW (1) TWI430390B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8748885B2 (en) * 2012-02-10 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Soft material wafer bonding and method of bonding
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2992465B1 (fr) * 2012-06-22 2015-03-20 Soitec Silicon On Insulator Procede de fabrication collective de leds et structure pour la fabrication collective de leds
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
FR2996052B1 (fr) 2012-09-27 2015-12-04 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
KR102164855B1 (ko) 2013-05-29 2020-10-14 에베 그룹 에. 탈너 게엠베하 기판을 결합하기 위한 방법 및 장치
US9058974B2 (en) * 2013-06-03 2015-06-16 International Business Machines Corporation Distorting donor wafer to corresponding distortion of host wafer
US9837291B2 (en) 2014-01-24 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer processing method and apparatus
US9576827B2 (en) 2014-06-06 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for wafer level bonding
US9490158B2 (en) 2015-01-08 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bond chuck, methods of bonding, and tool including bond chuck
US9466538B1 (en) 2015-11-25 2016-10-11 Globalfoundries Inc. Method to achieve ultra-high chip-to-chip alignment accuracy for wafer-to-wafer bonding process
WO2017140347A1 (de) 2016-02-16 2017-08-24 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum bonden von substraten
CN114334624A (zh) 2016-02-16 2022-04-12 Ev 集团 E·索尔纳有限责任公司 用于接合衬底的设备和方法
TW201826333A (zh) * 2016-11-16 2018-07-16 日商尼康股份有限公司 保持構件、接合裝置、及接合方法
CN110214369A (zh) 2017-03-02 2019-09-06 Ev 集团 E·索尔纳有限责任公司 用于键合芯片的方法和装置
US11056356B1 (en) * 2017-09-01 2021-07-06 Intel Corporation Fluid viscosity control during wafer bonding
US10720345B1 (en) * 2017-09-15 2020-07-21 Intel Corporation Wafer to wafer bonding with low wafer distortion
JP7123123B2 (ja) 2017-09-21 2022-08-22 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板を接合する装置および方法
JP6552570B2 (ja) * 2017-09-26 2019-07-31 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
FR3077923B1 (fr) 2018-02-12 2021-07-16 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant par transfert de couche
CN112368828A (zh) * 2018-07-03 2021-02-12 伊文萨思粘合技术公司 在微电子学中用于接合异种材料的技术
WO2020010056A1 (en) * 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020147964A1 (de) 2019-01-18 2020-07-23 Ev Group E. Thallner Gmbh Messeinrichtung und verfahren zur ermittlung des verlaufs einer bondwelle
JP7002500B2 (ja) * 2019-07-02 2022-01-20 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP7286493B2 (ja) 2019-09-13 2023-06-05 キオクシア株式会社 基板貼合装置
KR20230003471A (ko) * 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11335607B2 (en) * 2020-07-09 2022-05-17 Tokyo Electron Limited Apparatus and methods for wafer to wafer bonding
EP4238126A1 (en) * 2020-10-29 2023-09-06 Adeia Semiconductor Bonding Technologies Inc. Direct bonding methods and structures
KR20230097121A (ko) * 2020-10-29 2023-06-30 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 접합 방법 및 구조체
CN112397376B (zh) * 2020-11-13 2024-02-27 武汉新芯集成电路制造有限公司 晶圆键合方法及晶圆键合系统
US11829077B2 (en) * 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
CN113299188B (zh) 2021-05-08 2022-04-26 武汉华星光电技术有限公司 显示面板及其制作方法
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0410679A1 (en) * 1989-07-25 1991-01-30 Shin-Etsu Handotai Company Limited Method for preparing a substrate for forming semiconductor devices
CN1723543A (zh) * 2002-12-09 2006-01-18 原子能委员会 通过装配受力结构实现一复合结构的方法
WO2010102943A1 (en) * 2009-03-12 2010-09-16 S.O.I. Tec Silicon On Insulator Technologies A method of fabricating a multilayer structure with circuit layer transfer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4752180A (en) 1985-02-14 1988-06-21 Kabushiki Kaisha Toshiba Method and apparatus for handling semiconductor wafers
US5273553A (en) * 1989-08-28 1993-12-28 Kabushiki Kaisha Toshiba Apparatus for bonding semiconductor substrates
US7094666B2 (en) 2004-07-29 2006-08-22 Silicon Genesis Corporation Method and system for fabricating strained layers for the manufacture of integrated circuits
JP4624836B2 (ja) * 2005-03-30 2011-02-02 信越半導体株式会社 貼り合わせウエーハの製造方法及びそれに用いるウエーハ保持用治具
WO2007047536A2 (en) 2005-10-14 2007-04-26 Silicon Genesis Corporation Method and apparatus for flag-less wafer bonding tool
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0410679A1 (en) * 1989-07-25 1991-01-30 Shin-Etsu Handotai Company Limited Method for preparing a substrate for forming semiconductor devices
CN1723543A (zh) * 2002-12-09 2006-01-18 原子能委员会 通过装配受力结构实现一复合结构的方法
WO2010102943A1 (en) * 2009-03-12 2010-09-16 S.O.I. Tec Silicon On Insulator Technologies A method of fabricating a multilayer structure with circuit layer transfer

Also Published As

Publication number Publication date
CN102412122A (zh) 2012-04-11
JP2012069917A (ja) 2012-04-05
KR101236219B1 (ko) 2013-02-22
TW201214612A (en) 2012-04-01
KR20120031255A (ko) 2012-04-02
EP2434533B1 (fr) 2020-01-01
FR2965398B1 (fr) 2012-10-12
TWI430390B (zh) 2014-03-11
JP5584905B2 (ja) 2014-09-10
US20120077329A1 (en) 2012-03-29
EP2434533A1 (fr) 2012-03-28
SG179341A1 (en) 2012-04-27
US8575002B2 (en) 2013-11-05
FR2965398A1 (fr) 2012-03-30

Similar Documents

Publication Publication Date Title
CN102412122B (zh) 减小了叠加失准的直接接合方法
JP7494875B2 (ja) 基板重ね合わせ装置および基板処理方法
CN102315149B (zh) 具有径向未对准补偿的分子粘附结合方法
US8163570B2 (en) Method of initiating molecular bonding
JP5640272B2 (ja) 回路層転写により多層構造体を製作する方法
KR101238679B1 (ko) 저압에서의 분자 접착 접합 방법
TW201241955A (en) Apparatus and a method for direct wafer bonding
JP2022101596A (ja) 積層基板の製造方法および製造装置
JP2022062290A (ja) 積層体形成装置および積層体形成方法
WO2013017924A2 (en) Method for correcting misalignment of positions on a first wafer bonded to a second wafer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant