CN102376637A

CN102376637A - 形成通孔的方法

Info

Publication number: CN102376637A
Application number: CN2010102675906A
Authority: CN
Inventors: 符雅丽; 张海洋; 韩秋华; 尹晓明
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-08-24
Filing date: 2010-08-24
Publication date: 2012-03-14

Abstract

本发明提供了一种形成通孔的方法，包括：提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。根据本发明，能够避免在形成通孔时出现盲孔，提高了半导体器件的整体性能，提高了良品率。

Description

形成通孔的方法

技术领域

本发明涉及半导体制造工艺，特别涉及形成通孔的方法。

背景技术

集成电路制造工艺是一种平面制作工艺，其结合光刻、刻蚀、沉积、离子注入等多种工艺，在同一衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能，其中，任何一步工艺出现偏差，都可能会导致电路的性能参数偏离设计值。

以通孔的形成方法为例，半导体制作过程中常需要制作大量的通孔，以在两层以上的导电层中形成互连线。通孔的形成质量对于电路的性能影响很大，尤其对于65nm以下工艺，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。

现有的工艺中，形成通孔的方法如图1A至1B所示。

如图1A所示，首先在基底101上沉积一层刻蚀停止层102，在65nm以下工艺中，该刻蚀停止层102通常会采用碳化硅。在刻蚀停止层102上沉积层间介质层103，该层要求为低k(介电常数)的介质材料层，通常可以是利用化学气相沉积(CVD)方法形成的氧化硅材料。在层间介质层103的表面形成硬掩膜层104。在硬掩膜层104的表面涂敷一层光刻胶层，通过曝光显影方法形成具有图案的光刻胶层105。

如图1B所示，以光刻胶层105为掩膜，依次刻蚀硬掩膜层104和层间介质层103，直到露出刻蚀停止层102为止，形成通孔107。然后采用灰化工艺去除光刻胶层105。

但是这种形成通孔的方法会存在一定的问题。在形成硬掩膜层的过程中，由于周围环境和形成条件的影响，硬掩膜层中会存在一定的水分，这些水分将会逐渐被层间介质层吸收。尤其是在实际的生产过程中，上述形成通孔的各个步骤并不是在连续时间内完成的，很多情况下，前一步骤完成后需要等待很长的时间才能开始进行下一步骤。例如，形成硬掩膜层后，有可能需要等上24个小时才能进行涂覆光刻胶层然后形成通孔的步骤，由于空气中含有一定的水分，这样长时间的等待过程进一步增加了硬掩膜层中水分的含量，间接地，增加了层间介质层中的水分。而在相同的刻蚀条件的情况下，含有水分的层间介质层的刻蚀速率会低于不含水分的层间介质层的刻蚀速率，这样就会造成通孔不能完全打开的情况，即形成所谓的“盲孔”，如图2中的盲孔207所示，盲孔的出现会使得互连层不能形成通路，严重时甚至使整个半导体器件报废。

因此，需要一种方法，能够避免盲孔的出现，以提高半导体器件的整体性能，提高良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了避免盲孔的出现，本发明提供了一种形成通孔的方法，包括：提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。

优选地，所述硬掩膜层的材料为二氧化硅或黑钻石。

优选地，所述等离子体放电处理采用的气体为He。

优选地，所述等离子体放电处理的工艺条件为，He的流量为50～1000sccm，反应腔室的压强小于20mtorr，放电功率小于100W。

优选地，所述等离子体放电处理的放电时间为8～20秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间小于24小时时，所述放电时间S为8秒≤S＜12秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于24小时且小于48小时，所述放电时间S为12秒≤S＜15秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于48小时且小于72小时，所述放电时间S为15秒≤S＜20秒。

优选地，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于72小时，所述放电时间S为大于或等于20秒。

优选地，所述气体为N₂和He的混合气体。

优选地，所述气体吹扫步骤的工艺条件为，N₂的流量为10～100sccm，He的流量为10～30sccm，放电功率为0W，反应腔室的压强为10～50mtorr，吹扫的时间为8～30秒。

根据本发明，能够避免在形成通孔时出现盲孔，提高了半导体器件的整体性能，提高了良品率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1B是传统的形成通孔的剖面结构示意图；

图2是盲孔的示意图；

图3A至3D是根据本发明的一个实施例的形成通孔的示意图图；

图4是根据本发明一个实施例的形成通孔的工艺流程图；

图5A至5C是根据本发明的又一个实施例的形成通孔的示意图图；

图6是根据本发明又一个实施例的形成通孔的工艺流程图；

图7A至7C是根据本发明的再一个实施例的形成通孔的示意图图；

图8是根据本发明的再一个实施例的形成通孔的工艺流程图；

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来形成通孔的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、清晰地辅助说明本发明实施例的目的。应当了解，当提到一层在另一层“上”时，该层可以直接覆盖在“另一层”上面，或者可以形成在覆盖于“另一层”的一个或多个中间层之上。另外，还应该理解，提到一层在两个层“之间”时，它可以是在两个层之间的唯一的层，也可以在这两层之间设置一个或多个其他中间层。

实施例1

首先进行前端器件结构320的形成步骤。如图3A所示，提供基底301，该基底301包括前序工艺中所形成的器件结构层，例如金属互连结构层等。具体举例为导线层311形成于基底301内，导线层是需要引出到器件表面的金属层，例如铜。在基底301上形成刻蚀停止层302，材料可以选择为氮化硅，形成方式可以选择为CVD(化学气相沉积)法。本实施例中，利用PECVD(等离子体增强化学气相沉积)法沉积形成的含氮的碳化硅层，与随后在其上生长的层间介质层303相比，其刻蚀速率较低，以确保通孔刻蚀时能停止于该刻蚀停止层302内。形成该层时所用到的反应气体为氨气及甲基硅烷类气体，其中，甲基硅烷类气体可以为甲基硅烷(Si(CH₃)H₃)、二甲基硅烷(Si(CH₃)₂H₂)、三甲基硅烷(Si(CH₃)₃H)、四甲基硅烷(Si(CH₃)₄)等中的任一种。该刻蚀停止层302的厚度一般为300～500埃左右，不能过薄是为了防止过刻蚀，确保刻蚀停止于该刻蚀停止层302内，也不能过厚是为了防止在后续工艺中对其去除时对衬底造成损伤。

在刻蚀停止层302上形成层间介质层303，材料可以是但不限于具有低k的介质材料和/或氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)或二氧化硅(USG)等材料中的一种或其组合，还可以是k值较低(例如k＜3)的黑钻石(BD)，但BD的机械强度较差，吸水性强。形成方式可以是PVD(物理气相沉积)法或CVD法。在层间介质层303上形成硬掩膜层304，本实施例中采用的是TEOS(四乙基正硅酸盐)为源气体的二氧化硅或者k值较高(例如k≥3)的BD，形成方式可以是CVD法。该硬掩膜层304可以作为后续工艺中的金属问的扩散阻挡层，也可以作为形成通孔过程中的刻蚀阻挡层，以避免刻蚀工艺中对层间介质层303的损伤。接着，在硬掩膜层304上涂敷光刻胶层，经过曝光显影后，形成具有开口图案的光刻胶层305。可选地，在硬掩膜层304和光刻胶层305之间还可以旋涂底部抗反射层，以减少光的反射。

如图3B所示，以光刻胶层305为掩膜，刻蚀硬掩膜层304，形成具有开口图案的硬掩膜层304’，以露出部分层间介质层303。所采用的方法可以是等离子体刻蚀或反应离子刻蚀(RIE)工艺，在刻蚀过程中，刻蚀气体可以是包括含氟(F)气体，还可以包括氧气、氮气、氦气的混合气体，以及惰性气体，例如氩气、氖气等。可选地，可以在形成硬掩膜层304’完成后采用灰化工艺去除光刻胶层305，本实施例将光刻胶层305放到通孔完全形成后再对光刻胶层305进行去除。至此，前端器件结构320制作完成。

如图3C所示，对硬掩膜层304’和层间介质层303进行除水处理。本实施例中选用等离子体放电进行除水处理：采用惰性气体进行等离子体放电，用以加热前端器件结构320的表面，使得硬掩膜层304’中的水分先蒸发出来，继而使得层间介质层303中的水分排出。惰性气体可选用He、Ar以及Ne等。本实施例中选用的是He，因为He的分子较小，等离子体轰击较弱，不易对结构表面的光刻胶层305产生消耗。其中，He的流量为50～1000sccm，反应腔室的压强小于20mtorr，放电功率小于100W，放电时间可以例如为8～20s(秒)。放电时间S还可以根据实际中的等待时间T来选择，等待时间T为形成层间介质层303到形成硬掩膜层304’之间的间隔时间和/或形成硬掩膜层304’到形成通孔之间的间隔时间。其中，T＜24h(小时)时，8s≤S＜12s；24h≤T＜48h时，12s≤S＜15s；48h≤T＜72h时，15s≤S＜20s；T≥72h时，S≥20s。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量。

如图3D所示，以硬掩膜层304’为掩膜，刻蚀层间介质层303，形成通孔306，露出部分前端器件结构320，即露出部分刻蚀停止层302。通孔306位于导线层311的正上方。刻蚀方法可以采用干法刻蚀，例如反应离子刻蚀工艺，向反应腔室中通入的刻蚀气体可以选用包括SF₆、CHF₃、CF₄、Cl₂、O₂、N₂、He以及其它惰性气体例如Ar、Ne气体中的一种或多种。然后，采用灰化工艺去除光刻胶层305。

根据本实施例，采用等离子体放电的方法来加热前端器件结构的表面，能够有效去除硬掩膜层中的水分以避免层间介质层的吸收，同时还有效地去除了层间介质层中的水分，避免由于层间介质层中存在水分造成的刻蚀速率下降而产生的“盲孔”问题，从而保证了半导体器件的可靠性，提高了半导体器件的良品率。采用等离子体放电来加热前端器件结构的表面，优于对整个前端器件结构的加热。这是由于，整个前端器件结构的温度一旦升上去短时间内是降不下来的，这会影响到后续工艺的刻蚀速率。另外，对整个前端器件结构的整体加热也会对其它膜层的性质产生影响，严重的时候甚至会破坏其它膜层的性能，造成整个半导体器件的报废。因此，本实施例中采用的等离子放电主要是针对前端器件结构的表面进行作用，不会对结构中其它膜层造成过多影响，并且由于是局部加热其降热速度较快，既不会延长生产周期，也不会对后续工艺造成影响，而且还可以通过等待时间来精确地选择等离子体的放电时间。另外，惰性气体，例如本实施例中采用的He，是工业中常用到的气体，其价格低廉，不会造成生产成本的提高。

如图4所示，为根据本实施例的方法形成通孔的工艺流程图。在步骤401中，提供前端器件结构，前端器件结构上具有层间介质层，层间介质层上形成有具有开口图案的硬掩膜层，露出部分层间介质层。在步骤402中，对硬掩膜层和间介质层进行等离子体放电处理。在步骤403中，以硬掩膜层为掩膜，刻蚀层间介质层，形成通孔。

实施例2

如图5A所示，提供前端器件结构520。前端器件结构520中具有基底501，基底501具有露出表面导线层511，基底501上形成有刻蚀停止层502，刻蚀停止层502上形成有层间介质层503，层间介质层503上形成有具有开口图案的硬掩膜层504’以及位于硬掩膜层504’上的具有开口图案的光刻胶层505，并露出部分层间介质层503，其形成过程与图3A至3B所示的一致，在此不再赘述。

如图5B所示，对硬掩膜层504’和层间介质层503进行除水处理。可选用气体吹扫步骤进行除水处理：例如可以采用惰性气体对前端器件结构520的表面进行吹扫，以带走硬掩膜层504’以及层间介质层503中的水分。惰性气体可以选自N₂、Ar以及Ne中的一种或其组合。还可以选用其它混合气体对前端器件结构520的表面进行吹扫。本实施例中选用N₂与He的混合气体进行吹扫，这是因为N₂和He均较为廉价，不会造成生产成本的提高，而且其去除水分的效果较好。其中，N₂的流量为10～100sccm，He的流量为10～30sccm，放电功率为0W，反应腔室的压强为10～50mtorr，吹扫的时间为8～30秒。

如图5C所示，以硬掩膜层504’为掩膜，刻蚀层间介质层503，形成通孔506，通孔506位于导线层511的正上方。刻蚀方法可以采用干法刻蚀，例如反应离子刻蚀工艺，向反应腔室中通入的刻蚀气体可以选用包括SF₆、CHF₃、CF₄、Cl₂、O₂、N₂、He以及其它惰性气体例如Ar、Ne气体中的一种或多种。然后，采用灰化工艺去除光刻胶层505。

根据本实施例，采用气体对前端器件结构520的表面进行吹扫，不仅能够有效地去除硬掩膜层中的水分，避免层间介质层的吸收，同时还有效地去除了层间介质层中的水分，避免出现由于其存在水分造成的刻蚀速率下降而产生的“盲孔”问题，保证了半导体器件的可靠性，提高了半导体器件的良品率。另外，所用到的He和N₂气均为半导体工业中常用的气体，价格便宜，不会造成生产成本的提高。

如图6所示，为根据本实施例的方法形成通孔的工艺流程图。在步骤601中，提供前端器件结构，前端器件结构上具有层间介质层，层间介质层上形成有具有开口图案的硬掩膜层，露出部分层间介质层。在步骤602中，采用气体吹扫步骤以去除硬掩膜层和层间介质层中的水分。在步骤603中，以硬掩膜层为掩膜，刻蚀层间介质层，形成通孔。

实施例3

如图7A所示，提供前端器件结构720。前端器件结构720中具有基底701，基底701具有露出表面导线层711，基底701上形成有刻蚀停止层702，刻蚀停止层702上形成有层间介质层703，层间介质层703上形成有具有开口图案的硬掩膜层704’以及位于硬掩膜层704’上的具有开口图案的光刻胶层705，并露出部分层间介质层703，其形成过程与图3A至3B所示的一致，在此不再赘述。

如图7B所示，对硬掩膜层704’和层间介质层703进行除水处理。可先进行等离子体放电步骤，具体过程如实施例1中的等离子体放电步骤进行除水处理，将硬掩膜层704’以及层间介质层703中的水分蒸发出来，具体的放电时间可根据等待时间来选择。然后再采用如实施例2中的气体吹扫步骤，以进一步去除硬掩膜层704’以及层间介质层703中的水分，并一同带走了蒸发到反应腔室中的水分，以避免这部分水分被硬掩膜层704’和层间介质层703重新吸收。

如图7C所示，以硬掩膜层704’为掩膜，刻蚀层间介质层703，形成通孔706。刻蚀方法可以采用干法刻蚀，例如反应离子刻蚀工艺，向反应腔室中通入的刻蚀气体可以选用包括SF₆、CHF₃、CF₄、Cl₂、O₂、N₂、He以及其它惰性气体例如Ar、Ne气体中的一种或多种。然后，采用灰化工艺去除光刻胶层705。

根据本实施例，先采用等离子体放电步骤将硬掩膜层和层间介质层中的水分蒸发出来。这一步骤，采用等离子体放电的方法来加热前端器件结构的表面，能够有效去除硬掩膜层中的水分以避免层间介质层的吸收，同时还有效地去除了层间介质层中的水分，避免由于层间介质层中存在水分造成的刻蚀速率下降而产生的“盲孔”问题，从而保证了半导体器件的可靠性，提高了半导体器件的良品率。采用等离子体放电来加热前端器件结构的表面，优于对整个前端器件结构的加热。这是由于，晶片的温度一旦升上去短时间内是降不下来的，这会影响到后续工艺的刻蚀速率。另外，对晶片的整体加热也会对其它膜层的性质产生影响，严重的时候甚至会破坏其它膜层的性能，造成整个半导体器件的报废。因此，本实施例中先采用的等离子放电主要是针对前端器件结构的表面进行作用，不会对结构中其它膜层造成过多影响，并且由于是局部加热其降热速度较快，既不会延长生产周期，也不会对后续工艺造成影响，而且还可以通过等待时间来精确地选择等离子体的放电时间。接下来，再采用混合气体进行吹扫，以彻底带走反应腔室中的水分，避免这部分水分重新被硬掩膜层和层间介质层吸收，这样就可以避免由于层间介质层中存在水分造成的刻蚀速率下降而产生的“盲孔”问题。保证了半导体器件的可靠性，提高了半导体器件的良品率。而且，所用到的He和N₂气均为半导体工业中常用的气体，价格便宜，不会造成生产成本的提高。

如图8所示，是根据本实施例的方法形成通孔的工艺流程图。在步骤801中，提供前端器件结构，前端器件结构上具有层间介质层，层间介质层上形成有具有开口图案的硬掩膜层，露出部分层间介质层。在步骤802中，先对硬掩膜层和层间介质层进行等离子体放电处理，再进行气体吹扫步骤。在步骤803中，以硬掩膜层为掩膜，刻蚀层间介质层，形成通孔。

具有根据如上所述的实施例制造的通孔的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式动态随机存取存储器)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种形成通孔的方法，包括：

提供前端器件结构，所述前端器件结构上具有层间介质层，所述层间介质层上形成有具有开口图案的硬掩膜层，露出部分所述层间介质层；

对所述硬掩膜层和所述层间介质层进行等离子体放电处理和/或气体吹扫；

以所述硬掩膜层为掩膜，刻蚀所述层间介质层，形成所述通孔。

2.如权利要求1所述的方法，其特征在于，所述硬掩膜层的材料为二氧化硅或黑钻石。

3.如权利要求1所述的方法，其特征在于，所述等离子体放电处理采用的气体为He。

4.如权利要求3所述的方法，其特征在于，所述等离子体放电处理的工艺条件为，He的流量为50～1000sccm，反应腔室的压强小于20mtorr，放电功率小于100W。

5.如权利要求4所述的方法，其特征在于，所述等离子体放电处理的放电时间为8～20秒。

6.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间小于24小时时，所述放电时间S为8秒≤S＜12秒。

7.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于24小时且小于48小时，所述放电时间S为12秒≤S＜15秒。

8.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于48小时且小于72小时，所述放电时间S为15秒≤S＜20秒。

9.如权利要求4所述的方法，其特征在于，形成所述层间介质层到形成所述硬掩膜层之间的间隔时间和/或形成所述硬掩膜层到形成所述通孔之间的间隔时间大于或等于72小时，所述放电时间S为大于或等于20秒。

10.如权利要求1所述的方法，其特征在于，所述气体为N₂和He的混合气体。

11.如权利要求10所述的方法，其特征在于，所述气体吹扫步骤的工艺条件为，N₂的流量为10～100sccm，He的流量为10～30sccm，放电功率为0W，反应腔室的压强为10～50mtorr，吹扫的时间为8～30秒。