CN102376596A - 具有嵌套行接触的半导体器件 - Google Patents
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Abstract
本发明提供具有嵌套行接触的半导体器件。一种制造半导体器件的方法包括生产在各个侧上具有第一电接触元件的行的第一引线框架阵列。通过外围地施加第一模塑化合物来提供每个第一引线框架的第一电接触元件之间的支撑,以及分割子组件,来生产子组件。生产组件阵列,每个组件包括在各个侧上具有第二电接触元件的行的第二引线框架,相应的一个子组件被设置在第二引线框架中,并且第一电接触元件的行被嵌套成相邻于第二电接触元件的行且在第二电接触元件的行内,在子组件上安装半导体管芯。在将半导体管芯电连接到第一和第二电接触元件之后,使用第二模塑化合物包封组件,第一和第二电接触元件的行在各个组件的有源面的相邻侧上暴露,并且分割组件。
Description
技术领域
本发明涉及具有嵌套行接触的半导体器件以及制造这样的半导体器件的方法。
背景技术
诸如集成电路的半导体器件包括具有暴露的电接触表面的封装中的半导体管芯(或者芯片)。例如,完成的器件可以利用电连接安装到诸如印刷电路板(PCB)的支撑上。使用表面安装技术,封装的电接触表面能够被直接焊接到支撑上的相应的焊盘,提供机械附着以及电连接。
完成的表面安装器件通常包括电绝缘模塑材料,其覆盖半导体管芯,使得器件具有通常为矩形或方形的顶面和底有源面以及横向延伸的边缘。模塑化合物可以完全地包封半导体管芯,或者可以限定随后利用陶瓷或塑料盖密封的空气腔。通常,器件具有一对位于器件的相对侧上的电接触表面组(“双列直插式封装”)或者两个正交对的位于器件的各个侧上的电引线组(“四方封装”)。
在一种类型的封装中,电接触表面位于器件的底有源面中。每组电接触表面包括分立元件,所述分立元件以一定间隔并排设置在器件的有源面中的行中,用于焊接到支撑的电连接。为了增加可用的接触表面的数目,可以在器件的各个侧上的每组中提供多于一行的电接触表面。器件的每个相应侧处的相邻行是嵌套的,彼此平行延伸并且延伸到器件的相邻侧,一行比另一行距离器件的相邻侧更远。
半导体管芯可以被安装在器件中、被安装在与电接触表面相同的材料的焊盘或标记上,该材料通常是诸如铜的金属,其可以被镀敷。管芯焊盘可以在器件的底面处暴露,以有助于冷却管芯,这被称为暴露焊盘封装。可替选地,可以省略管芯焊盘,这被称为非暴露焊盘封装。在非暴露焊盘封装中,管芯可以被安装在分立电接触元件上。在每个情况中,管芯和电接触元件以及任何管芯焊盘通过包封模塑材料而被机械地保持在一起。例如,器件的电接触元件可以通过金、铜或者铝的键合线被电连接到管芯本身上的电接触焊盘,适应管芯和封装材料的不同的热膨胀。
在制造这样的表面安装器件中使用的较为盛行的技术包括:例如通过蚀刻和/或压印在条或片的通常为金属的电导电材料中形成引线框架的阵列。每个引线框架包括如下的框架结构,所述框架结构对于相邻的引线框架来说是共同的,并且以阵列的形式支撑将在分割之后形成完成的器件的电接触组的分立电接触部分和用于安装管芯的任何管芯焊盘的组。引线框架的阵列能够包括单条,但是通常包括二维阵列,完整的阵列的支撑框架结构包括位于阵列的外边缘上的围绕杆以及对于相邻的引线框架来说是公共的交叉中间杆。
在通常的使用引线框架的表面安装半导体器件封装工艺中,半导体管芯被安装到各个引线框架上并且被电连接到各个引线框架。然后,包封材料被模塑在引线框架条或片之上以及周围,在空气腔封装的情况下可能还带有盖,以便包封每个引线框架的键合连接线、电接触表面元件和集成电路管芯。然后通过分割工艺分离单个器件,在该分割工艺中,引线框架条或片被切开。分割可以是锯切操作。如果需要,锯切分割使得被施加到整个阵列之上的模塑化合物能够随后在分割工艺期间被切割。在锯切分割过程中,锯切刀沿着“锯切路”前进,该“锯切路”在相邻引线框架的电接触表面元件之间延伸,以便将引线框架的支撑框架结构从引线框架的电接触表面部分切掉并且将单个的器件彼此分离。
需要高水平的包括分割工艺的生产工艺的质量控制。
发明内容
在一个实施例中,本发明提供了一种制造半导体器件的方法。该方法包括提供第一引线框架的阵列,第一引线框架中的每个包括位于其各个侧上的多行第一电接触元件;将第一模塑化合物施加到第一引线框架的所述阵列,以提供在每个所述第一引线框架的所述第一电接触元件之间的支撑;以及分割所述第一引线框架,以产生多个子组件。还提供多个第二引线框架,多个第二引线框架中的每个包括位于其各个侧上的多行第二电接触元件。所述子组件中的各个子组件被放置在所述第二引线框架中的一些内,使得第一电接触元件的行被嵌套成相邻于第二电接触元件的所述行并且在第二电接触元件的所述行内。半导体管芯附着到所述子组件中的各个子组件上,并且然后管芯上的焊盘被电连接到各个第一和第二引线框架的所述第一和第二电接触元件,从而形成多个组件。然后,利用第二模塑化合物包封组件,其中,第一和第二电接触元件的所述行被暴露在各个半导体器件的有源面的相邻侧上。最后,分割组件。
在另一实施例中,本发明提供了一种半导体器件,其包括第一引线框架,该第一引线框架在其各个侧上具有多行第一电接触元件;以及第一模塑化合物,该第一模塑化合物提供在所述第一电接触元件之间的支撑。第一引线框架和所述第一模塑化合物形成子组件。器件还具有第二引线框架,该第二引线框架在其各个侧上包括多行第二电接触元件。所述子组件被设置在所述第二电器接触元件的所述行之间,并且所述第一电接触元件的行被嵌套成相邻于所述第二电接触元件的行并且在所述第二电接触元件的行内。半导体管芯被安装在所述子组件上,在所述半导体管芯与所述第一和第二电接触元件之间进行电连接;以及第二模塑化合物被设置在所述第一和第二电接触元件的行上,其中所述第一和第二电接触元件在半导体管芯的有源面的相邻侧上具有暴露的电接触表面。
附图说明
通过示例示出本发明,并且本发明不限于在附图中示出的实施例,在附图中,相同的附图标记表示类似的元件。仅为了简单和清楚而示出附图中的元件并且不需要按比例绘制。
图1是传统的引线框架的顶视图;
图2是在根据本发明的一个实施例的半导体器件的制造方法中、在模塑之后的阶段处、沿着第一引线框架的图4的线A-A的截面;
图3是在去胶带(de-taping)之后的在图2中所示的第一引线框架的顶视图;
图4是图3中所示的第一引线框架的底视图;
图5是包括图3和图4中所示的第一引线框架和在第一引线框架上键合的半导体管芯的子组件的截面;
图6是在根据本发明的实施例的半导体器件的制造方法中使用的第二引线框架的平面图;
图7是沿着上胶带(taping)阶段之后的第二引线框架的图6的线B-B的截面;
图8是图7的第二引线框架中包括图5的子组件的组件的截面;
图9是模塑、去胶带以及分割之后的图8的组件的截面;
图10是图8的组件的顶视图;
图11是模塑和去胶带之后但是在分割之前的图8的组件的底视图;以及
图12是制造图2至11中所示的半导体器件的方法的流程图。
具体实施方式
图1示出在已知的制造四方封装半导体器件的方法中使用的引线框架的二维阵列中的单引线框架100。引线框架100包括围绕引线框架100的矩形(在该情况下为方形)框架结构102。相邻于器件的每侧,引线框架100包括第一行电接触元件104和第二行电接触元件106。第一行电接触元件104是与作为外行的第二行相比距离器件的相邻侧更远的内行。第一内行的电接触元件104最初通过连接杆108的居中而由内结构107支撑,内结构107可以是管芯焊盘的一部分。第二外行的电接触元件106直接由框架结构102支撑。连接杆108和框架结构102电连接以及机械地连接电接触元件104和106。当电接触元件104和106由器件的另外的结构、显然是模塑化合物支撑时,电接触元件104和106的这些电连接必须被切割。可以在模塑以及去胶带之后,通过沿着锯切路110进行锯切,在器件的通常的锯切分割期间切割框架结构102,并且同时切割锯切路中的模塑化合物。然而,当沿着锯切路112切割连接杆108时,锯切必须从器件的底有源面切割、仅通过引线框架的金属并且尽可能少地进入模塑化合物。否则,如果模塑化合物与金属一起被切穿,那么包括第一内行的电接触元件104(以及任何管芯焊盘)的器件的内结构将与包括第二外行的电接触元件106和引线框架102的器件的外结构分离。
以该方式在制造过程中穿过器件的厚度的锯切部分路线难以被控制到足够高的质量规格水平。
图2至12示出了根据本发明的实施例的示例的半导体器件和制造半导体器件的方法。在该示例中,制造半导体器件的方法包括产生在各个侧上具有第一电接触元件202的行的第一引线框架200的阵列。产生子组件500包括将第一模塑化合物204施加到第一引线框架的阵列以提供第一引线框架200中的每个第一引线框架的第一电接触元件202之间的支撑,以及分割子组件500。产生组件800的阵列,其中的每个包括在各个侧上具有第二电接触元件602的行的第二引线框架600,在第一电接触元件的行被嵌套成相邻于第二电接触元件的行并且在第二电接触元件的行内的情况下设置子组件500中的相应的子组件,并且半导体管芯502安装在子组件500上。半导体管芯502被电连接到第一和第二电接触元件202和602。使用第二模塑化合物902包封组件800,其中第一和第二电接触元件202和602的行在各个半导体器件900的有源面904的相邻侧暴露,并且分割组件800。在图12中的流程图中总结了该方法的示例。
图2至11借助于示例示出生产在器件的四侧中的每一侧具有第一和第二行的电接触元件的四方封装器件的方法。将理解的是,本发明能够适于生产仅在器件的两个相对侧具有第一和第二行的电接触元件的直插式封装。图2至11借助于示例示出生产暴露的管芯焊盘半导体器件的方法。将理解的是,该方法能够适于生产非暴露的管芯焊盘半导体器件。
更具体地,例如,图2至4示出了通过压印和/或蚀刻形成的第一引线框架200的二维阵列的单引线框架。第一引线框架200中的每个包括两个正交对的第一电接触元件202的行,所述行被设置在第一引线框架的各个侧上。如图3和4中所见,在第一引线框架200的阵列中,接触元件202由正交杆206支撑,所述正交杆206对于第一引线框架的阵列的相邻的引线框架来说是公共的,并且形成围绕第一引线框架中的每个的接触元件202的支撑框架结构。第一引线框架200中的每个包括各个管芯焊盘208,其设置在杆206与第一电接触元件202的行之间,并且将在管芯焊盘上安装半导体管芯502,管芯焊盘208还由在引线框架阵列中将管芯焊盘208连接到杆206的拐角连接208来支撑。
当分割引线框架200以形成子组件500时,杆206将被切掉。为了在后续操作中支撑并将第一电接触元件202和管芯焊盘208保持在一起,在第一电接触元件202之间以及第一电接触元件与管芯焊盘208之间选择性地施加模塑化合物,形成第一模塑化合物204,从而能够操纵子组件500。然而,第一模塑化合物204延伸成仅外围地围绕每个子组件500并且没有覆盖管芯焊盘208,从而之后能够在管芯焊盘208上安装半导体管芯502并且之后能够制作到半导体管芯502的电连接。如图2中所示,引线框架200的阵列被安装在第一片粘性胶带205上,并且施加并且固化第一模塑化合物204。然后,移除胶带205,引线框架200的阵列然后呈现为如图3和图4的顶视图和底视图中所示的那样。然后通过在行和列方向上沿着锯切路进行锯切来分割子组件500,如图4和5中在210处示出的。在图5中示出得到的子组件500中的一个。引线框架的阵列200具有从下侧部分地蚀刻穿过其厚度的拐角连接208,从而在子组件500中,第一模塑化合物204进入拐角连接208之下,以在分割之后支撑管芯焊盘,如图3和图4中所示。
在本发明的实施例的该示例中,在如图5中所示的子组件的分割之后但是在将子组件500并入在组件800中(图8)之前通过键合到管芯焊盘208,将半导体管芯502安装在子组件500上。将理解的是,在其他情况下,管芯焊盘502能够在子组件的分割之前安装在子组件500上。可替选地,半导体管芯502能够在子组件500并入到组件800中之后安装在子组件500上。例如,如果在子组件500上没有提供诸如502的管芯焊盘,那么半导体管芯502能够安装在第一电接触元件202上。
例如,图6示出通过压印和/或蚀刻形成的第二引线框架600的二维阵列的单引线框架。第二引线框架600中的每个包括两个正交对的位于第二引线框架的各个侧上的第二电接触元件602的行。接触元件602由正交杆604支撑,该正交杆604对于第二引线框架的阵列的相邻的引线框架来说是公共的并且形成围绕接触元件602的矩形(在本示例中为方形)支撑框架。第二引线框架600不具有管芯焊盘,并且第二引线框架600中的每个具有位于第二电接触元件602的行之间的中心孔606。孔606比子组件500宽,从而子组件能够装配到第二电接触元件602的行之间第二引线框架600内的孔606中,并且在第一和第二电接触元件202和602之间具有足够的空隙。
在下一步中,将第二引线框架600的阵列安装在第二片粘性胶带608上,如图7和8中所示。然后,在第二引线框架600中的各个第二引线框架的孔606中,通过将子组件500安装在粘性胶带608上,生产组件800的阵列。在本发明的实施例的该示例中,在将子组件500安装在第二引线框架600中之前将半导体管芯502安装在子组件500上,但是可替选地,可以在其后将半导体管芯502安装在子组件500上。图10是在工艺的该阶段处在粘性胶带608上安装的组件800的顶视图。
在每个组件800中,第一电接触元件202的行被嵌套成相邻于第二电接触元件602的行并且在第二电接触元件602的行内。在四方封装的示出的示例中,第一引线框架中的每个包括两个正交对的位于第一引线框架的各个侧上的第一电接触元件的行,并且第二引线框架中的每个包括两个正交对的位于第二引线框架的各个侧上的第二电接触元件的行,组件800在组件的四侧中的每侧处具有第一和第二行的电接触元件202和602。在直插式封装的情况下,第一引线框架中的每个包括单对位于第一引线框架的各个侧上的第一电接触元件的行,并且第二引线框架中的每个包括单对位于第二引线框架的各个侧上的第二电接触元件的行,组件800具有在组件的两个相对侧中的每侧处对准的第一和第二行的电接触元件202和602。
然后将半导体管芯502中的每个半导体管芯电连接到相应的组件的第一和第二电接触元件202和602。在该示例中,使用每个均键合到半导体管芯502上的焊盘和电接触元件202或602的单独的线802,建立电连接,如图8中所示。
在接下来的步骤中,使用模塑化合物包封组件800,以形成第二模塑化合物902。包封组件包括将第二模塑化合物902施加到第二片粘性胶带608上的第二引线框架和子组件500。然后移除第二片粘性胶带608。图11是在工艺的该阶段的包封的组件800的底视图。
然后通过沿着由虚线610指示的列和行锯切路进行锯切来分割包封的组件800,以生产半导体器件900。通过分割工艺,从第二电接触元件602的行分离正交支撑杆604,并且将其移除。模塑化合物902使第一和第二电接触元件202和602的行在各个半导体器件900的有源面904的相邻侧暴露。
得到的半导体器件900中的每个包括子组件500,所述子组件500在其各个侧上包括来自第一引线框架200的多行第一电接触元件202、以及第一模塑化合物204,所述第一模塑化合物204提供第一电接触元件之间的支撑。半导体器件900还包括组件800,该组件800在其各个侧上包括来自第二引线框架600的多行第二电接触元件602,子组件500设置在第二电接触元件的行之间,并且第一电接触元件202的行被嵌套成相邻于第二电接触元件602的行并且在第二电接触元件602的行内;半导体管芯502,所述半导体管芯502安装在子组件500上;以及在半导体管芯与第一和第二电接触元件之间的电连接802。使用第二模塑化合物902包封组件800,并且第一和第二电接触元件202和602的行具有在半导体器件的有源面904的相邻侧暴露的电接触表面。
图12是如上参考图2至11描述的半导体器件的制造方法1200的流程图。方法1200开始于1202,即生产在各个侧上具有第一电接触元件202的行的第一引线框架200的阵列。在1204处,第一引线框架200的阵列被安装在第一片粘性胶带上。在1206处,通过在每个第一引线框架200的周围施加第一模塑化合物204以提供第一引线框架200中的每个引线框架的第一电接触元件202之间的支撑,来生产子组件500。然后在1208处,从第一引线框架200的阵列移除第一片胶带,并且在1210处,锯切分割子组件500。在1212处,将半导体管芯502键合在子组件500中的每个上。
然后,生产组件800的阵列。生产组件800包括在1214处生产非暴露管芯焊盘第二引线框架600的阵列,其中每个在各个侧上具有第二电接触元件602的行。在1216处,第二引线框架600的阵列被安装在第二片粘性胶带608上,并且在1218处,子组件500中的各个子组件被设置在每个第二引线框架600中,并且第一电接触元件202的行被嵌套成相邻于第二电接触元件602的行并且在第二电接触元件602的行内,并且半导体管芯502被安装在子组件500上。
在1220处,通过引线键合将半导体管芯502电连接到第一和第二电接触元件202和602。然后,在1222处,使用第二模塑化合物902包封组件800。在1224处,从包封的组件800移除粘性胶带608,然后在1226处锯切分割组件800。
在前面的说明中,已经参考本发明的实施例的特定示例描述了本发明。然而,明显的是,在不偏离如所附权利要求阐述的本发明的更广的精神和范围的情况下可以在其中进行各种修改和改变。
在说明书和权利要求中的术语“前面”、“后面”、“顶部”、“底部”“之上”、“之下”等等,如果有的话,是用于描述性目的,并且不是必须用于描述永久的相对位置。将理解的是,这样使用的术语在适当的情况下可以互换,从而这里描述的本发明例如能够以除了这里示出或者其他方式描述的取向之外的取向来操作。
Claims (10)
1.一种制造半导体器件的方法,包括:
提供第一引线框架的阵列,所述第一引线框架中的每个在其各个侧上包括多行第一电接触元件;
将第一模塑化合物施加到所述第一引线框架的阵列,以提供在每个所述第一引线框架的所述第一电接触元件之间的支撑,以及
分割所述第一引线框架,以生产多个子组件;
提供多个第二引线框架,所述第二引线框架中的每个在其各个侧上包括多行第二电接触元件,
将所述子组件中的相应的一个放置在所述第二引线框架之一内,其中,所述第一电接触元件的行被嵌套成相邻于所述第二电接触元件的行并且在所述第二电接触元件的行内,以及
将半导体管芯附着到所述子组件中的各个子组件上;
将所述半导体管芯中的每个电连接到各个第一和第二引线框架的所述第一和第二电接触元件,从而形成多个组件;
使用第二模塑化合物包封所述组件,其中,所述第一和第二电接触元件的行在各个半导体器件的有源面的相邻侧上暴露;以及
分割所述组件。
2.根据权利要求1所述的制造半导体器件的方法,其中,所述第一引线框架中的每个包括在所述第一电接触元件的行之间设置的各个管芯焊盘,其中,所述半导体管芯被安装在所述管芯焊盘上。
3.根据权利要求2所述的制造半导体器件的方法,其中,生产所述子组件包括:施加所述第一模塑化合物以提供用于所述第一引线框架的所述第一电接触元件以及用于所述管芯焊盘的支撑。
4.根据权利要求1所述的制造半导体器件的方法,其中,生产所述子组件包括:将所述第一引线框架的阵列安装在第一粘性胶带上,将所述第一模塑化合物施加到所述粘性胶带上的所述第一引线框架,以及在分割所述第一引线框架之前移除所述第一粘性胶带。
5.根据权利要求1所述的制造半导体器件的方法,其中,所述第二引线框架中的每个具有在所述第二电接触元件的行之间的孔,并且形成所述组件的阵列包括将所述第二引线框架的阵列安装在第二粘性胶带上,以及将所述子组件安装在各个所述第二引线框架的所述孔中的所述第二粘性胶带上。
6.一种半导体器件,包括:
第一引线框架,所述第一引线框架在其各个侧上包括多行第一电接触元件;
第一模塑化合物,所述第一模塑化合物提供在所述第一电接触元件之间的支撑,其中,所述第一引线框架和所述第一模塑化合物形成子组件;
第二引线框架,所述第二引线框架在其各个侧上包括多行第二电接触元件,其中,所述子组件被设置在所述第二电接触元件的行之间,并且所述第一电接触元件的行被嵌套成相邻于所述第二电接触元件的行并且在所述第二电接触元件的行内;
半导体管芯,所述半导体管芯安装在所述子组件上;
在所述半导体管芯与所述第一和第二电接触元件之间的电连接;以及
第二模塑化合物,所述第二模塑化合物设置在所述第一和第二电接触元件的行上,其中,所述第一和第二电接触元件在所述半导体管芯的有源面的相邻侧上具有暴露的电接触表面。
7.根据权利要求6所述的半导体器件,其中,所述第一引线框架包括在所述第一电接触元件的行之间设置的管芯焊盘,其中,所述半导体管芯被安装在所述管芯焊盘上。
8.根据权利要求7所述的半导体器件,其中,所述第二模塑化合物使所述管芯焊盘暴露在所述半导体器件的所述有源面中。
9.根据权利要求7所述的半导体器件,其中,所述子组件的所述第一模塑化合物提供用于所述第一电接触元件以及用于所述管芯焊盘的支撑。
10.根据权利要求6所述的半导体器件,其中,所述第一引线框架包括两个正交对的位于所述半导体管芯的各个侧上的所述第一电接触元件的行,并且所述第二引线框架包括两个正交对的位于所述半导体管芯的各个侧上的第二电接触元件的行,其中,所述半导体器件是四方封装。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010255738.4A CN102376596B (zh) | 2010-08-11 | 2010-08-11 | 具有嵌套行接触的半导体器件 |
US13/092,170 US8080448B1 (en) | 2010-08-11 | 2011-04-22 | Semiconductor device with nested rows of contacts |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201010255738.4A CN102376596B (zh) | 2010-08-11 | 2010-08-11 | 具有嵌套行接触的半导体器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102376596A true CN102376596A (zh) | 2012-03-14 |
CN102376596B CN102376596B (zh) | 2016-06-15 |
Family
ID=45219186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201010255738.4A Expired - Fee Related CN102376596B (zh) | 2010-08-11 | 2010-08-11 | 具有嵌套行接触的半导体器件 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8080448B1 (zh) |
CN (1) | CN102376596B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102468258A (zh) * | 2010-11-05 | 2012-05-23 | 飞思卡尔半导体公司 | 具有嵌套成排的接点的半导体器件 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1639864A (zh) * | 2002-03-06 | 2005-07-13 | 飞思卡尔半导体公司 | 多行引线框架 |
US20080207247A1 (en) * | 2007-01-31 | 2008-08-28 | Qualcomm Incorporated | Method and apparatus for power control during dtx operation |
CN101540289A (zh) * | 2008-03-19 | 2009-09-23 | 飞思卡尔半导体公司 | 半导体集成电路封装及封装半导体集成电路的方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7531432B2 (en) | 2007-02-14 | 2009-05-12 | Texas Instruments Incorporated | Block-molded semiconductor device singulation methods and systems |
MY171813A (en) * | 2009-11-13 | 2019-10-31 | Semiconductor Components Ind Llc | Electronic device including a packaging substrate having a trench |
-
2010
- 2010-08-11 CN CN201010255738.4A patent/CN102376596B/zh not_active Expired - Fee Related
-
2011
- 2011-04-22 US US13/092,170 patent/US8080448B1/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN1639864A (zh) * | 2002-03-06 | 2005-07-13 | 飞思卡尔半导体公司 | 多行引线框架 |
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CN101540289A (zh) * | 2008-03-19 | 2009-09-23 | 飞思卡尔半导体公司 | 半导体集成电路封装及封装半导体集成电路的方法 |
Also Published As
Publication number | Publication date |
---|---|
US8080448B1 (en) | 2011-12-20 |
CN102376596B (zh) | 2016-06-15 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
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|
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CF01 | Termination of patent right due to non-payment of annual fee |
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