CN102356552B - 带通数模转换方法及装置 - Google Patents

带通数模转换方法及装置 Download PDF

Info

Publication number
CN102356552B
CN102356552B CN201180001410.2A CN201180001410A CN102356552B CN 102356552 B CN102356552 B CN 102356552B CN 201180001410 A CN201180001410 A CN 201180001410A CN 102356552 B CN102356552 B CN 102356552B
Authority
CN
China
Prior art keywords
impedance
output
constant
combinational network
carrier signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201180001410.2A
Other languages
English (en)
Other versions
CN102356552A (zh
Inventor
R.W.D.布思
G.L.G.D.摩西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN102356552A publication Critical patent/CN102356552A/zh
Application granted granted Critical
Publication of CN102356552B publication Critical patent/CN102356552B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/70—Automatic control for modifying converter range

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明提供一种能够限制带通频率的、信号的数模转换方法及装置。实施方式中公开了一种具备多个门的带通DAC。各个门接收载波信号及数字数据的多个输入位中的一个。提供一种组合网络，该组合网络具备分别与多个门对应的多个无耗元件。该组合网络接收门输出，并提供数字加权信号。与组合网络连接的谐振元件使该组合网络产生谐振，并提供被进行了线性组合的滤波输出信号。

Description

带通数模转换方法及装置
相关申请的交叉引用
本申请请求基于2010年1月15日申请的美国专利申请第12/688,734号的优先权。
技术领域
本发明涉及一种带通信号的数模转换方法及装置。具体地，本发明的实施方式利用如电容器、电感器或传输线等的无耗元件来实现具有多个输出门的任意或二进制加权，从而构成谐振或带通DAC。
背景技术
图1是现有技术中使用了单端(例如，输出在接通状态和切断状态为非对称)放大器的二进制加权射频(radio-frequency，RF)组合器100。该组合器100通过二进制加权对4个放大器进行求和。组合器100的效果受到一些因素的限制，其性能存在一些不足。例如，单端放大器的输出阻抗在RF波形的所有相位角都不固定，当晶体管处于“导通”状态时该阻抗很低，而当晶体管处于“截止”状态时该阻抗为电感性的且可能很高。这导致位于输出的组合电压的加权失真。组合器100的另一个有限的效果是用在该组合器100中的传输线的比率。实际上，尽管用在该例子中的传输线的比例有8比1，也很难实现。
该单端放大器的另一个缺点是不能够维持RF波形的所有相位的恒定阻抗。例如，图2所示的单端放大器在RF波形的所有相位不维持恒定阻抗。与该单端放大器切断时相比，该单端放大器接通时阻抗发生变化。例如，单端放大器200具备：直流(direct current,DC)电源205、电感器210、晶体管215、单端放大器200及接地225。
当单端放大器220向晶体管215供应电流时，晶体管215处于“导通”状态，并作为接地的短路电路动作。输出信号接地且输出阻抗很低。
当从单端放大器220没有电流供向晶体管215时，晶体管215处于“截止”状态并作为开电路动作。输出信号连接于电感器210，输出阻抗是电感器210的阻抗或为jωL。
设计一种RF信号用的、具有恒定阻抗的放大器是一个很难的技术课题。为了克服上述不足，本发明提供一种恒定阻抗放大器电路与各种复合电路的组合。
对波形进行加权在应用中很有用，例如应用到数字发射机中来对不同相位的信号进行加权。具体的应用例如数模转换器(digital to analog converter,DAC)。DAC将如固定点二进制数这样抽象的有限精确数转换为电压值这样具体的物理量。DAC被通常用来将有限精确时间序列数据转换为连续多变的模拟信号。
现有技术中，典型的DAC具备多个电阻元件，通过配置多个电阻元件来实现二进制加权。现有的DAC中，数据位(例如，BIT0，BIT1，BIT2及BIT3)被分配给不同的电阻器。该电阻器的电阻值随有效位的降低而递增。电阻器的输出被进行相加，并输出电压信号。由于这些电路含有电阻器，因而它们存在内在的损耗。此外，现有的DAC适合于基带信号却不适合于带通信号。现有的DAC由于易受寄生电容负载效果的影响，从而限制了电路的带宽。因此，需要一种有效的带通数模转换方法及装置。
发明内容
本发明使用诸如电容器、电阻器或传输线之类的无消耗(无耗)元件来实现多个门输出的二进制或任意加权，从而构成谐振或带通DAC。
根据本发明一实施例，提供了一种转换器，具备：多个恒定阻抗源，各恒定阻抗源具有恒定输出阻抗，所述多个恒定阻抗源提供多个输出；组合网络，具有与所述多个恒定阻抗源对应的多个阻抗元件，所述组合网络接收所述多个输出并提供组合网络信号；谐振元件，与所述组合网络连接，以使从所述组合网络接收到的信号产生谐振，并提供滤波输出信号；负载阻抗元件，与所述谐振元件连接；以及输出节点，连接于所述负载阻抗元件与所述谐振元件之间，并输出所述滤波输出信号。
根据本发明另一实施例，提供了一种转换方法，包括下述步骤：提供多个恒定阻抗源的步骤，各恒定阻抗源具有恒定输出阻抗，所述多个恒定阻抗源提供多个输出；提供具有与所述多个恒定阻抗源相对应的多个恒定阻抗元件的组合网络，接收来自所述多个恒定阻抗源的所述多个输出，并提供组合网络输出信号的步骤；通过使谐振元件与所述组合网络连接，使所述组合网络输出信号产生谐振，并提供滤波输出信号的步骤；从连接于负载电阻元件与所述谐振元件之间的输出节点输出所述滤波输出信号的步骤。
本发明的一实施方式涉及一种转换器。该转换器具备：多个恒定阻抗源，各个恒定阻抗源具有恒定输出阻抗，并接收具有任意幅度和相位的不同载波信号、及数字数据的多个输入位中的一个，各个恒定阻抗源分别提供输出；组合网络，具有对应于多个恒定阻抗源的多个阻抗元件，该组合网络接收多个输出并提供信号；谐振元件，与组合网络连接，以使从该组合网络接收到的信号产生谐振，并提供滤波输出信号；负载阻抗元件，连接于谐振元件；输出节点，连接于该负载阻抗元件与该谐振元件之间，并输出滤波输出信号。
本发明的一实施方式涉及一种具有多个第1恒定阻抗源和第2恒定阻抗源的转换器，各恒定阻抗源具有恒定输出阻抗，并分别提供输出；组合网络具有多个与多个第1恒定阻抗源对应的第1阻抗元件和多个与第2恒定阻抗源连接的第2阻抗元件，该组合网络接收多个输出并提供信号；谐振元件与该组合网络连接，以使从该组合网络接收到的信号产生谐振，并且提供滤波输出信号；负载阻抗元件连接于该谐振元件；输出节点连接于该负载阻抗元件与该谐振元件之间，并输出滤波输出信号。
本发明的一实施方式涉及一种数模转换器，具备：多个门，各个门接收载波信号及数字数据的多个输入位中的一个，并分别提供门输出；组合网络，具有多个分别与多个门对应的无耗元件，该组合网络接收多个门输出并提供数字加权信号；谐振元件，与组合网络连接，以使该组合网络产生谐振，并提供滤波输出信号；负载电阻器，与谐振元件连接；输出节点，与负载电阻器和谐振元件连接，并输出滤波输出信号。该数模转换器发挥带通电路的作用，并且多个无耗元件可以分别具有不同的权重。
本发明的另一实施方式涉及一种带通信号的数模转换方法，包括下述步骤：(i)在多个门接收载波信号和数字数据的多个输入位中的一个，以提供多个门输出；(ii)各个无耗元件分别接收相应的各个输出门，从而各个无耗元件提供加权门输出；(iii)组合该多个被加权的门输出以形成组合信号；(iv)通过谐振器对该组合信号进行滤波，以提供数字加权滤波输出信号。多个无耗元件可以分别具有不同的二进制权重。
本发明的另一实施方式涉及一种数模转换器，具备：多个门，各个门接收载波信号及数字数据的多个输入位中的一个，并分别提供门输出；组合网络，具有多个第1无耗元件和多个第2无耗元件，多个第1无耗元件分别与多个门对应，该组合网络接收多个门输出并提供加权输出；谐振元件，与组合网络连接，以使该组合网络产生谐振，并提供被滤波加权的输出；负载电阻器，与谐振元件连接；输出节点，与负载电阻器连接，并输出滤波加权输出。该数模转换器能够在带通频率下动作并提供数字加权输出信号。在一实施方式中，第1无耗元件被数字加权为第2无耗元件的大致一半。
本发明的另一实施方式涉及一种带通信号的数模转换方法，该方法包括下述步骤：多个门接收载波信号和数字数据的多个输入位中的一个，以提供多个门输出；在多个第1无耗元件接收各个门输出以提供多个第1输出信号，多个第1无耗元件分别与各个门对应；在多个第2无耗元件组合多个第1输出信号，以提供加权输出信号；通过无耗谐振器对加权输出信号进行滤波，以提供加权滤波输出信号；其中，第1无耗元件被数字加权为第2无耗元件的大致一半。
本发明的另一实施方式涉及一种数模转换器，具备：多个门，各个门接收载波信号及数字数据的多个输入位中的一个，并提供门输出；组合网络，具有多个第1无耗元件和多个第2无耗元件，各个第1无耗元件的加权各不相同，该组合网络接收门输出并提供加权输出；无耗谐振元件，与组合网络连接，以与该组合网络产生谐振，并提供滤波加权输出；负载电阻器，与无耗谐振元件连接；输出节点，与负载电阻器连接，并输出滤波加权输出。多个第2无耗元件的尺寸为，至少一个无耗元件的加权是另一个无耗元件的两倍。
本发明的另一实施方式涉及一种带通信号的数模转换方法，该方法包括下述步骤：在多个门接收载波信号和数字数据的多个输入位中的一个，以提供多个门输出；在组合网络接收该多个门输出并提供加权输出信号，该组合网络具有至少一个第1无耗元件和多个第2无耗元件；在无耗谐振器对加权输出信号进行滤波，以提供滤波加权输出信号；其中，多个第2无耗元件的尺寸为，至少一个无耗元件的加权是另一个无耗元件的两倍。
附图说明
本发明的新技术特征已记载在权利要求书中。为了更好地理解本发明，以下将结合附图对本发明的组成和操作方法，及其目的和优点进行详细说明。
图1是示出现有技术中使用单端放大器的被二进制加权的RF组合器的图；
图2是示出图1所示的单端放大器的一例的图；
图3是本发明的实施方式所涉及的组合网络的简要电路图；
图4是示出本发明的实施方式所涉及的具有多个放大器、线性无源组合网络及输出负载电阻器的数字功率放大器网络的图；
图5是示出本发明的实施方式所涉及的互补输出级放大器的图；
图6是示出本发明的实施方式所涉及的变压器耦合D类放大器的图；
图7是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、任意加权组合器的总电路图；
图8是本发明的实施方式所涉及的同一输入载波信号情况下的任意加权组合器的总电路图；
图9是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、利用电容加权的、与电感器产生谐振的任意加权组合器的总电路图；
图10是本发明的实施方式所涉及的同一输入载波信号情况下的、利用电容加权的、与电感器产生谐振的二进制加权组合器的总电路图；
图11是本发明的实施方式所涉及的同一输入载波信号情况下的、利用电感加权的、与电容器产生谐振的二进制加权组合器的总电路图；
图12是示出本发明的实施方式所涉及的基于图7的、用于提供增大输出功率的桥接放大器的结构的图；
图13是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、利用梯形电路结构的二进制加权组合器的总电路图；
图14是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的二进制加权组合器的总电路图；
图15是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、利用电容加权的、与电感器产生谐振的二进制加权组合器的总电路图；
图16是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的、与电感器产生谐振的二进制加权组合器的电路图；
图17是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的、与电感器产生谐振的二进制加权组合器的电路图；
图18是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同的输入载波信号情况下的、使用混合电路结构的任意加权组合器的总电路图；
图19是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的二进制加权组合器的总电路图；
图20是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、使用进行电容加权的混合电路结构的、与电感器产生谐振的二进制加权组合器的总电路图；
图21是本发明的实施方式所涉及同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、利用电容加权的二进制加权组合器的电路图；
图22是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电感加权的二进制加权组合器的电路图；
图23是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电容加权的二进制加权组合器的电路图，并且，图中示出寄生电容的效果；
图24是本发明的实施方式所涉及的将传输线用作无耗元件的梯形带通DAC的电路图；
图25是示出本发明实施方式所涉及的不同类型的DAC的效率值图表；
图26是本发明的其他实施方式所涉及的二进制加权匝数比变压器DAC的电路图；
图27是本发明的其他实施方式所涉及的二进制加权电源电压变压器DAC的电路图。
具体实施方式
以下，对本发明的最佳实施方式进行详细说明，这些最佳实施方式配有附图。但本发明的实施方式并不仅限于这些最佳实施方式，只要不脱离本发明的发明宗旨和范围，也包括其他替代物、变形例或等价物。此外，为了更好地理解本发明，在下述的说明中进行了详细地记述，但对于本领域的技术人员而言，本发明在没有这些详细说明的情况下也能够实施。为了便于理解本发明，在其他的例子中，省略了对周知的方法、顺序、构成要素及电路的详细说明。
图3是本发明的实施方式所涉及的组合网络300的简要电路图。该组合网络300具备：生成第1输入电压311(或第1输入电流312)的第1电压(或电流)源301，生成第2输入电压321(或第2输入电流322)的第2电压(或电流)源302，线性无源组合电路330以及负载电阻器340。例如，驱动放大器被用作电压源301及302。该电压源301及302可以具有包含于被线性无源组合电路330的固定输出阻抗。该固定输出阻抗能限制电压源301及302的加权。组合电路330可以具备有耗和/或无耗电路元件。
下述式子示出两个电压源(例如，电压源301及302)，但该式子中的电压源或电流源可以为任意数量。
假设组合电路330为线性，并且该例子中使用参数y。假设有三个端口(即，端口0、1及2)，则应用以下的等式。
i0=y00*v0+y01*v1+y02*v2
i1=y10*v0+y11*v1+y12*v2
i2=y20*v0+y21*v1+y22*v2
若负载电阻器340与端口0连接，则i0=-v0/R。重写该式子得到:v0=-y01*v1/(y00+1/R)-y02*v2/(y00+1/R)。若y02=y01/2,则，v0=-(y01/(y00+1/R))*(v1+v2)/2。从而实现二进制加权。
动态负载牵引是在驱动电流中一个电压源对另一个电压源的影响。该动态负载牵引的效果可以通过下述式子来计算。
i1=(y11–y10*y01/(y00+1/R))*v1+(y12–y10*y02/(y00+1/R))*v2
i2=(y22–y20*y02/(y00+1/R))*v2+(y21–y20*y01/(y00+1/R))*v1
上述式子的第2项反映出第2电压源动作时各电压源所提供的电流的变化。该电流的变化在设计驱动组合电路330的放大器(例如，电压源301及302)时相抵消。
组合电路330可以被设计成对输入电压源301及302进行二进制加权、任意加权、等值加权或其它加权。并且，组合电路330能够将来自输入电压源301及302的任意相位的信号进行合成。各个电压源与其他电压源的输出连接，并根据各个电压源的大小及相位来改变所要提供的电流。组合网络330的精确度取决于保持电压源特性的电压源301及302。电压源的特征是使在电压波形的所有相位角都保持恒定输出阻抗。
图4是本发明的实施方式所涉及的具有多个放大器405、410、415及420、线性无源组合网络430及输出负载电阻器440的数字功率放大器网络400。该数字功率放大器网络400是将来自多个放大器405、410、415及420的输出相加的放大器。输出信号或电压435是所有放大器405、410、415及420驱动数字功率放大器网络400的加权总和(V1*α1+V2*α2+V3*α3+V4*α4，其中，αi是权值)。各放大器405、410、415及420可以输出任意电压或随机电压(V1，V2，V3及V4)和相位(相位1，相位2，相位3及相位4)。各放大器405、410、415及420可以分别具有任意频率，且各放大器的加权可以根据线性无源组合网络430的设计而发生变化。组合网络430可以具有无耗或有耗电路元件。各放大器405、410、415及420的有限输出阻抗可以被组合到组合网络430。组合网络430具备的电路元件可以是电容器、电感器、电阻器、变压器、传输线或它们的组合。
图5是本发明的实施方式所涉及的互补输出级放大器500。输出级放大器500具备：DC电源505、开关510及515、驱动放大器520、接地525及输出530。两个开关510及515接收互补输入，从而当一个开关处于开状态时另一个开关处于关状态。例如，当开关510处于开状态时，开关515处于关状态，输出530因与DC电源505连接而处于高状态。相反地，当开关510处于关状态时，开关515处于开状态，输出530因与接地525连接而处于低状态。输出530在高状态和低状态都保持低输出阻抗。
图6是本发明的实施方式所涉及的变压器耦合D类放大器600。该放大器600具备DC电源605、开关610及615、驱动放大器620、接地625、输出630及变压器635。两个开关610及615接收互补输入，从而当一个开关处于开状态时另一个开关处于关状态。例如，当开关610处于开状态时，开关615处于关状态，输出630因与DC电源605连接而处于高状态。相反地，当开关610处于关状态时，开关615处于开状态，输出630因与接地625连接而处于低状态。输出630在高状态和低状态都保持低输出阻抗。
在图5和图6中，输出530及630都是切换波形，且在高状态和低状态的阻抗都相同。
图7是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号701、703、705及707情况下的、任意加权组合器720的总电路图700；在本说明书中示出了与(AND)门712、714、716及718的例子。但是，该AND门(在本说明书中)可以替换成恒定阻抗源、数字门、恒定阻抗数字AND门、互补开关模式放大器、电压模式D类(数字)放大器或它们的组合。例如，各AND门可以被替换成数字AND门，该数字AND门直接与D类开关放大器连接，从而数字数据位和一个以上的载波信号被注入数字AND门，且D开关类放大器的输出直接与组合器连接。
在实施方式中，各AND门具有如CMOS这样的互补性执行元件，并具有恒定输出阻抗。并且，各AND门对输入到组合器的输入信号进行数字选择。换句话说，各AND门可以接通或切断载波信号的输入。AND门的恒定阻抗不依赖于载波信号的相位的阻抗。
例如，AND门712、714、716及718分别接收数字数据位702(BIT0)，704(BIT1)、706(BIT2)及708(BIT3)。这里以四位为例，但本发明并不仅限于四位，例如也可以少于四位，也可以多于四位。并且，各AND门712、714、716及718接收具有任意幅度、频率及相位的、不同或分立的载波信号701、703、705及707。例如，载波信号701、703、705及707的幅度、频率及相位互不相同。即，载波信号701的幅度为V0相位为P0，载波信号703的幅度为V1相位为P1，载波信号705的幅度为V2相位为P2，载波信号707的幅度为V3相位为P3。各载波信号701、703、705及707的频率可以互不相同。并且，各AND门712、714、716及718的输出幅度V1,V2,V3及V4可以任意设置。
数据位BIT0对应于最高有效位(the most significant bit,MSB),数据位BIT3对应于最低有效位(the least significant bit,LSB)。因此，各AND门接收不同的载波输入信号701、703、705或707，以及数据位702、704、706或708。该数据位通过与输出信号的幅度成比例的数字字(digital word)来使门接通。在本实施方式或其他实施方式中，各AND门的各自的载波信号输入具有不同的幅度、频率和相位。
组合网络720接收AND门的输出。该组合网络720具备4个用Z1、Z2、Z3和Z4表示的阻抗元件722、724、726及728。各阻抗元件722、724、726及728分别相应地与AND门712、714、716及718的输出连接。图7中用Zs来表示阻抗元件或阻抗值。阻抗元件722、724、726及728可以具备电容器、电感器、传输线以及它们的组合。
电路图700可以具备使组合网络720产生谐振的谐振元件(ZR)730(例如，电感器或变压器)，以及提供输出信号的输出节点750。图7的任意加权组合器的例子中，线性输出是阻抗元件的函数，输出功率基于任意加权比而决定。电路图700可以包括负载阻抗元件740。
输出电压750可以进行如下表示：
Vo=(V1*(Z/Z1)+V2*(Z/Z2)+V3*(Z/Z3)+V4*(Z/Z4))*(ZL/(ZL+ZR)),其中，1/Z=(1/(ZL+ZR)+(1/Z1)+(1/Z2)+(1/Z3)+(1/Z4))。该式子中假设电压源是理想电压源(即，假设电压源的输出阻抗约为0)。
图8是本发明的实施方式所涉及的同一输入载波信号801情况下的任意加权组合器820的总电路图800。图8与图7相似，只是输入到所有AND门812、814、816及818的载波信号801都相同。在该实施例中，载波信号801在每个门输入都相同。因此，所有的AND门812、814、816及818具有相同的输入载波信号，该输入载波信号具有任意幅度、频率及相位。
图9是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号901、903、905及907情况下的、利用电容加权的、与电感器产生谐振的任意加权组合器920的总电路图900。例如，AND门912、914、916及918分别接收数字数据位902(BIT0)，904(BIT1)、906(BIT2)及908(BIT3)。这里以四位(比特)为例，但本发明并不仅限于四位，例如既可以少于四位，也可以多于四位。并且，AND门912、914、916及918接收具有任意幅度、频率及相位的、不同或分立的载波信号901、903、905及907。例如，载波信号901、903、905及907的幅度、频率及相位互不相同。即，载波信号901的幅度为V0相位为P0，载波信号903的幅度为V1相位为P1，载波信号905的幅度为V2相位为P2，载波信号907的幅度为V3相位为P3。载波信号901、903、905及907的频率可以互不相同。并且，各门912、914、916及918的输出幅度V1,V2,V3及V4可以任意设置。
数据位BIT0对应于最高有效位(MSB),数据位BIT3对应于最低有效位(LSB)。因此，各AND门接收不同的载波输入信号901、903、905或907，以及数据位902、904、906或908。该数据位通过与输出信号的幅度成比例的数字字来使门接通。在本实施方式或其他实施方式中，各AND门的各自的载波信号输入可以具有不同的幅度、频率和相位。
组合网络920接收AND门的输出。该组合网络920具备4个无耗元件922、924、926及928。该无耗元件可以包括电容器、电感器、传输线以及它们的组合。在图9的实施方式中，组合网络920具备电容器922、924、926及928。该电容器922、924、926及928分别与AND门912、914、916及918对应，并具有任意的电容值。例如，电容器922的电容值为C0，电容器924的电容值为C1，电容器926的电容值为C2，电容器928的电容值为C3。
谐振元件930是电感器，使组合网络920产生谐振，输出节点950提供输出信号。电路图900可以包括负载电阻器940。图9的任意加权电容DAC例子中，线性输出是电容器的函数，输出功率基于任意加权比而决定。使用无耗元件能够实现高转换效率。此外，对谐振的调谐能够提高电路的效率。其结果，电路能够实现高带宽。
图10是本发明的实施方式所涉及的同一输入载波信号情况下的、利用电容加权的、与电感器产生谐振的二进制加权组合器1020的总电路图1000。AND门1012、1014、1016及1018分别接收数字数据位1002(BIT0)，1004(BIT1)、1006(BIT2)及1008(BIT3)。这里以四位为例，但本发明并不仅限于四位，例如既可以少于四位，也可以多于四位。并且，该AND门还接收相同的载波信号1001。在另外的实施方式中，输入到各AND门的可以是不同的载波信号(例如，1001、1003、1005及1007)。
数据位BIT0对应于最高有效位(MSB),数据位BIT3对应于最低有效位(LSB)。因此，各AND门接收载波输入信号1001以及数据位。该数据位通过与输出信号的幅度成比例的数字字来使门接通。在本实施方式或其他实施方式中，输入到各AND门的载波信号1001是相同的信号。
组合网络1020接收AND门的输出。该组合网络1020具备4个无耗元件。该无耗元件可以包括电容器、电感器、传输线或它们的组合。
在图10的实施方式中，组合网络1020具备二进制加权电容器1022、1024、1026及1028。该电容器1022、1024、1026及1028分别与AND门1012、1014、1016及1018对应。电容器1012、1014、1016及1018所具有的电容值从接收MSB的AND门降低到接收LSB的AND门。因此，电容器1022的电容值为C，电容器1024的电容值为C/2，电容器1026的电容值为C/4，电容器1028的电容值为C/8。该二进制加权关系可以总结如下：
Ci=C/2(i-1)其中，i取1到n的值，n为位数    (1)
在式1中，i是电容器序号，表示从与接收MSB(电容器1022)的门对应的电容器1增加到与接收LSB(电容器1028)的门对应的电容器n。谐振元件1030使组合网络1020产生谐振，输出节点1050提供输出信号。
组合网络1020对电容器1022、1024、1026及1028进行二进制加权。从而，载波信号在负载电阻器1040被二进制加权。该加权为线形。图10的实施方式中，各个数据位的功率随有效位的降低而逐渐降低。
在图10的二进制加权电容DAC中，线性输出是电容器的函数，并且，使用无耗元件能够实现高转换效率。此外，对谐振的调谐也能够提高电路的效率。其结果，电路能够实现高带宽。
电容器的二进制加权值只是本发明的一个例子。当将任意加权比用于各个电容器时，输出功率基于该任意加权比来决定。
电压源输出的阻抗是电容器，负载阻抗是一系列的电感器1030和负载电阻器1040。因此，电感器1030与负载电阻1040的电压之和如下：
Vo=V1*(Z*C*s)+V2*(Z*C*s/2)+V3*(Z*C*s/4)+V4*(Z*C*s/8),其中，1/Z=1/(RL+L*s)+(C*s)+(C*s/2)+(C*s/4)+(C*s/8)或1/Z=1/(RL+L*s)+15*C*s/8。Vo在电感器的电容器侧测定。电阻器的电压是理想输出电压Vout，被定义为Vout=RL/(RL+L*s)*Vo。输出电压Vout的最终表达式为Vout=RL*C*s*(V1+V2/2+V3/4+V4/8)/(1+15*C*s/8*(RL+L*s))。若ω=在AND门输入的载波频率，且L*C=8/(15*ω*ω)(谐振),则在频率ω的最终输出电压为:
Vout=(V1+V2/2+V3/4+V4/8)/(15/8),或
Vout=(16/15)*(V1/2+V2/4+V3/8+V4/16)。
图11是本发明的实施方式所涉及的同一输入载波信号情况下的、利用电感加权的、与电容器产生谐振的二进制加权组合器的总电路图1100。图11的电路图中，除了电容器1022、1024、1026及1028被替换成电感器1122、1124、1126及1128，电感器1030被替换成电容器1130之外，其余与图10的电路图相似。电感器1122、1124、1126及1128的值相应为L,2*L,4*L及8*L。
电感器的二进制权重只是本发明的一个例子。当将任意加权比用于各个电感器时，输出功率基于该任意加权比来决定。
图12是示出本发明的实施方式所涉及的基于图9的、用于提供增大输出功率的桥接放大器的结构的图。该桥接放大器结构通过复制图9的电容DAC，使用两个电感器对1231及1232(或变压器)来将该两个电路连接一起而构成的。图12的桥接放大器1200在Vout提供的输出功率是图9所示的电容DAC的4倍。各电感器对1231及1232(或变压器)的电感被选择为L，使组合网络产生谐振。桥接放大器1200包括2个组合网络1220及1221。各组合网络1220及1221可以具备相同的、具有相同或不同权值的元件(例如，电容器)。在组合网络1220及1221中，该元件可以是有耗或无耗元件，例如电容器、变压器、电感器、传输线以及它们的组合。如图所示，电容器1222及1242具有相同的电容C0，电容器1224及1244具有相同的电容C1，电容器1226及1246具有相同的电容C2，电容器1228及1248具有相同的电容C3。在不同的实施方式中，电容器1222、1224、1226、1228、1242、1244、1246及1248可以具有相同或任意的电容值。
在本实施方式或其他实施方式中，尽管各AND门的载波信号输入可以分别具有不同的幅度、频率及相位，但在本发明中实现的结果相同。如图12所示，载波信号输入1201、1203、1205及1207被注入AND门1212、1214、1216及1218，反向的载波信号输入1201、1203、1205及1207被注入AND门1262、1264、1266及1268。
图13是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、利用梯形电路结构的、二进制加权组合器的总电路图1300。图13中，载波信号1301、1303、1305及1307分别被AND门1312、1314、1316及1318接收。各AND门还接收数字位1302、1304、1306及1308。各AND门1312、1314、1316及1318接收具有任意幅度、频率及相位的、不同或分立的载波信号1301、1303、1305及1307。例如，载波信号1301、1303、1305及1307的任意幅度、频率及相位互不相同。即，载波信号1301的幅度为V0相位为P0，载波信号1303的幅度为V1相位为P1，载波信号1305的幅度为V2相位为P2，载波信号1307的幅度为V3相位为P3。载波信号1301、1303、1305及1307的频率可以互不相同。并且，各AND门1312、1314、1316及1318的输出幅度V1,V2,V3及V4可以任意设置。
数据位BIT0对应于最高有效位(MSB),数据位BIT3对应于最低有效位(LSB)。因此，各AND门接收不同的载波输入信号1301、1303、1305或1307，以及数据位1302、1304、1306或1308。该数据位通过与输出信号的幅度成比例的数字字来使门接通。
各个门提供大致相同的电源。AND门的输出被组合网络1320接收，该组合网络1320具备多个第1阻抗元件1329(例如，Z1,Z2,Z3及Z4)，和多个第2阻抗元件1321(例如，Z5,Z6及Z7)。该第1及第2阻抗元件1329及1321可以是能够生成恒定阻抗的任意装置。第2阻抗元件1321的总数比第1阻抗元件1329的总数少1个。各阻抗元件可以具有任意的阻抗值。本实施方式中，AND门的数量与第1阻抗元件1329的数量为一一对应关系。
端接元件1342(例如，Z8)被选择为与组合网络1320的至少一个阻抗元件1329一致。即，端接元件1342的尺寸大小与至少一个第1阻抗元件1329的尺寸相似或相等。例如，Z8等于二进制加权的Z4，Z8等于二进制加权的2*Z7。电路1300可以具备谐振元件1330和负载电阻元件1340。输出信号1350被进行任意加权。位于电压源输出的阻抗是梯形网络的一部分，负载阻抗1340是任意的。通过负载阻抗1340的电压通过叠加来计算。
图14是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的二进制加权组合器的总电路图1400。图14与图13相似，只是输入到AND门1412、1414、1416及1418的载波信号1401相同。在本实施方式中，载波信号1401在各个门输入都相同。因此，所有的AND门1412、1414、1416及1418都有具有相同的任意幅度、频率及相位的载波信号。此外，属于第1阻抗元件1429的各阻抗元件1422、1424、1426及1428具有相同阻抗(例如，2*Z)，属于第2阻抗元件1421的各阻抗元件1423、1425及1427具有相同阻抗(例如，Z)。并且，端接元件1442的尺寸大小(例如，2*Z)与至少一个第1阻抗元件1429的尺寸相似或相同。电路1400可以具备谐振元件1430和负载阻抗元件1440。
图15是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、利用电容加权的，与电感器产生谐振的二进制加权组合器的总电路图1500。图15中，不同的载波信号1501、1503、1505及1507分别被AND门1512、1514、1516及1518接收。各AND门还接收数字位1502、1504、1506及1508。AND门1512、1514、1516及1518的输出被组合网络1520接收，该组合网络1520具备多个第1无耗元件1529，和多个第2无耗元件1521。第1无耗元件1529是电容器1522、1524、1526及1528。第2无耗元件1521是电容器1523、1525及1527。AND门的数量与第1无耗元件1529的数量为一一对应关系。
第1及第2无耗元件1529及1521可以具备电容器、电感器、传输线及它们的组合。在图15的实施方式中，组合网络1520中将电容器用作无耗元件。第1无耗元件1529与第2无耗元件1521之间有下式的关系成立：
B=A-1    (2)
式2中，A是第1无耗元件1529的数量，B是第2无耗元件1521的数量。并且，第1无耗元件1529的电容器所具有的电容约为或正好是第2无耗元件1521的一半。例如，电容器1522的电容为C/2，其正好是电容器1523的电容C的一半。图15所示的梯形电容DAC是C/2C梯形电路。
端接元件1542被选为与组合网络1520的无耗元件1529及1521一致。端接元件1542的尺寸大小与至少一个第1无耗元件1529的尺寸相似或相同。因此，端接元件1542的电容为C/2。谐振元件1530是电感器，也属于无耗元件。图15的电路在负载电阻器1540对载波信号进行二进制加权。输出信号1550被线性地加权。
根据本实施方式，在图15的梯形DAC中，输出线性只是两个容易控制的电容器的值(即，C和C/2)的函数。可以用相同的两个电容器值而与被电路接收的位数无关。与上述实施方式同样地，无耗元件的使用能够获得高转换效率。并且，对谐振的调谐能够提高转换的效率。其结果，电路的Q值低，并能够实现带宽变宽。
位于电压源输出的阻抗是梯形网络的一部分，负载阻抗1540是任意的。流过该负载阻抗1540的电压通过叠加来计算。为了便于说明，假设各计算中只有一个电压源动作。各电压源的结果如下：
假设谐振阻抗ZR=-Z，则，Vo=(V4/16),Vo=(V3/8),Vo=(V2/4)及Vo=(V1/2)。将所有电感器的电容器侧的电压相加，得到Vo=(V4/16)+(V3/8)+(V2/4)+(V1/2)。该等式示出电压源的二进制加权。实际输出电压值只取决于负载阻抗1340和梯形阻抗Z。
位于电压源输出的阻抗是电容器梯形网络的一部分。负载电阻是一系列的电感器1330和负载电阻器1340。阻抗可以如下表示：
ZL=RL+L*s,Z=1/(C*s),和Vo=RL/(RL+L*s)*VX。则VX=((V1/2)+(V2/4)+(V3/8)+(V4/16))*RL/(1/(C*s)+RL+L*s)，并且假设s=j*ω,Vo=((V1/2)+(V2/4)+(V3/8)+(V4/16))*RL*j*C*ω/(1+RL*j*C*ω-L*C*ω*ω)。
在谐振的情况下，L*C=ω*ωand Vo=(V1/2)+(V2/4)+(V3/8)+(V4/16)。
图16是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的、与电感器产生谐振的、使用电容加权的二进制加权组合器的电路图1600。图16与图15相似，除了输入到AND门1612、1614、1616及1618的载波信号1601相同之外。在本实施方式中，载波信号1601在各个门输入都相同。因此，所有的AND门1612、1614、1616及1618都有具有相同的任意幅度、频率及相位的载波信号。
图17是本发明的实施方式所涉及的同一输入载波信号情况下的、利用梯形电路结构的、与电感器产生谐振的、使用电感加权的二进制加权组合器的电路图1700。图17的电路图与图16的电路图相似，除了图16中的电容器1622、1623、1624、1625、1626、1627、1628及1642在图17中被替换成电感器1722、1723、1724、1725、1726、1727、1728及1742，电感器1630被替换成电容器1730之外。电感器1722、1723、1724、1725、1726、1727、1728及1742各自具有2*L,L,2*L,L,2*L,L,2*L及2*L的值。梯形电感DAC是2L/L梯形电路。
图18是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同的输入载波信号情况下的、使用混合电路结构的、任意加权组合器的总电路图1800。图18的实施方式组合了图7和图13中的部分特征，并使用阻抗元件来实现多个门的输出的任意加权，从而构成谐振或带通DAC。
图18中，载波信号1801、1803、1805及1807分别被AND门1812、1814、1816及1818接收。各AND门还接收数字位1802、1804、1806及1808。各AND门1812、1814、1816及1818接收具有任意幅度、频率及相位的、不同或分立的载波信号1801、1803、1805及1807。例如，各载波信号1801、1803、1805及1807具有的任意幅度、频率及相位互不相同。即，载波信号1801的幅度为V0相位为P0，载波信号1803的幅度为V1相位为P1，载波信号1805的幅度为V2相位为P2，载波信号1807的幅度为V3相位为P3。各载波信号1801、1803、1805及1807的频率可以互不相同。并且，各门1812、1814、1816及1818的输出幅度V1,V2,V3及V4可以任意设置。
数据位BIT0对应于最高有效位(MSB),数据位BIT3对应于最低有效位(LSB)。因此，各AND门接收不同的载波输入信号1801、1803、1805或1807，以及数据位1802、1804、1806或1808。该数据位通过与输出信号的幅度成比例的数字字来使门接通。
AND门的输出被组合网络1820接收，该组合网络1820具备多个第1阻抗元件1829(例如，Z1,Z2,及Z3)，和多个第2阻抗元件1821(例如，Z4及Z5)。该第1及第2阻抗元件1829及1821可以是生成恒定阻抗的任意装置。各阻抗元件可以具有任意的阻抗值。
端接元件1842(例如，Z6)被选为与组合网络1820的至少一个阻抗元件1829或1821一致。即，端接元件1842的尺寸大小与至少一个第1阻抗元件1829或第2阻抗元件1821的尺寸相似或相同。电路1800可以包括谐振元件1830和负载阻抗元件1840。输出信号1850被进行任意加权。位于电压源输出的阻抗是混合网络的一部分，并且负载阻抗1840是任意的。经过负载阻抗1840的电压通过叠加来计算。
图19是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的二进制加权组合器的总电路图1900。图19除了输入到AND门1912、1914、1916及1918的载波信号1901相同之外，其他与图18类似。在本实施方式中，载波信号1901在各个门输入都相同。因此，所有的AND门1912、1914、1916及1918都有具有相同的任意幅度、频率及相位的载波信号。并且，各阻抗元件具有二进制权重。此外，端接元件1942的尺寸大小(例如，4*Z1)与至少一个第1阻抗元件1929或第2阻抗元件1921的尺寸相似或相同。电路1900可以具备谐振元件1930和负载阻抗元件1940。
参照图18及19，用梯形DAC结构将位3(LSB)与经过二进制加权而构成的位2、1、0进行组合。各电压源的效果如下：
VX=(V4/2)*Z/Z3(梯形DAC项)，VX=V3*Z/Z3(二进制加权DAC项)，VX=V2*Z/Z2(二进制加权DAC项)，及VX=V1*Z/Z1(二进制加权DAC项)，其中，Z=1/(1/ZL+1/Z1+1/Z2+2/Z3)。
将所有的电压结果相加，得到VX=(V4/2)*Z/Z3+V3*Z/Z3+V2*Z/Z2+V1*Z/Z1，V4发挥梯形DAC的作用，而V3、V2及V1发挥二进制加权DAC的作用。最终输出电压为Vo=ZL/(ZL+ZR)*VX。
此时，Z2=2*Z1，及Z3=2*Z2或4*Z1。若使用更长的DAC来持续，则该DAC的最大阻抗被设定为Z3或4*Z1，这在RF环境中是很重要的。
图20是本发明的实施方式所涉及的具有任意幅度、频率及相位的不同输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电容加权的二进制加权组合器的总电路图2000。如上述实施方式中所说明的，AND门2012、2014、2016及2018接收不同的载波信号(例如，2001、2003、2005及2007)。
第1及第2无耗元件2029及2021是电容器。第1无耗元件2029的电容随有效位的降低而降低。换句话说，AND门2012(接收MSB2002)的输出连接电容为C的电容器。相似地，AND门2014及2016的输出分别连接电容为C/2及C/4的电容器。因此，根据式1电容降低。
第2无耗元件2021的选择方法与图15中所述的相同。在图20的实施方式中，只示出了两个第2无耗元件2021。但是本发明并不限于此，也可以如图15中所示那样增加其他电容器。
端接元件2042是电容器，其电容大致与接收AND门2018的输出的电容器相同。即，端接元件2042也是无耗元件。在图20的实施方式中，由于组合网络2020的第2无耗元件2021，提供给AND门的电源大致为恒定的。
图20中，输出电平是二进制加权电容器从MSB降到预定有效位的函数。低序位的输出电平取决于具有C和C/2关系的电容器，由此限制了电容值的数目。供向各AND门的电源因二进制加权的位(即，BIT0、BIT1及BIT2)而降低，并与剩下的低序位的位相应的门保持恒定。如上述实施方式中所述，无耗元件的使用能够更进一步实现高转换效率，并且调整谐振能够更进一步提高效率。从而，电路的Q值低可以得到宽的带宽。谐振元件2030和负载电阻器2040与上述的实施方式中的动作相同，用来提供输出电压2050。
图21是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电容加权的二进制加权组合器的电路图2100。图21除了输入到AND门2112、2114、2116及2118的载波信号2101相同之外，其他与图20类似。在本实施方式中，载波信号2101在各个门输入都相同。因此，所有的AND门2112、2114、2116及2118都有具有相同的任意幅度、频率及相位的载波信号。元件2112、2114及2116相当于第1恒定阻抗源，元件2118相当于第2恒定阻抗源。
图22是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电感加权的二进制加权组合器的电路图2200。根据本发明的实施方式，图22是组合网络中将电感器用作无耗元件的混合电感DAC的电路图。图22中，各AND门2212、2214、2216及2218接收数据输入及载波信号2201。该AND门的输出定向组合网络2220。该组合网络2220具备多个第1无耗元件2229和多个第2无耗元件2221。
与图21的组合网络2120不同的是，图22的组合网络2220的无耗元件是电感器。电感器的选择方法与图21中选择电容器的方法类似，图22中示出各电感器的电感值。端接元件2242与第2无耗元件2221连接，电容器2230与输出2250串联连接以使DAC电感产生谐振。从而，在负载电阻器2240对载波信号2201的幅度进行二进制加权。该加权是线性的。
图23是本发明的实施方式所涉及的同一输入载波信号情况下的、使用混合电路结构的、与电感器产生谐振的、使用电容加权的二进制加权组合器的电路图，图中示出寄生电容的效果。图23的电路除了增设了寄生电容器2362及2364之外，其他与图21的电路类似。各AND门2312、2314、2316及2318接收数据位和载波信号2301。该AND门的输出定向具有多个第1无耗元件2329和多个第2无耗元件2321的组合网络。在图23的实施方式中，无耗元件2329及2321是电容器。端接电容器2342与第2无耗元件2321连接，谐振元件2330使组合电容网络产生谐振。负载电阻器2340及输出节点2350与图21相同。
寄生电容器2362不影响DAC的线性，并且所需的补偿只是对最小电容值C进行调整。通过从电容器2342中减去电容器2364的值来调整电容器2342的值，由此来对寄生电容器2364进行补偿。
图23中，也可以通过其他方法来调整电容器的值，从而对寄生电容进行补偿。通过对不同电容器的电容值进行调整，能够获得新的电容值。例如，若初始的电容值与图21所示的值相同，则它们能够被调整为抑制寄生电容2362及2364。
因此，电容器2322的电容可以被调整为C-4*Cp1/7；电容器2324的电容可以被调整为C/2-2*Cp1/7；电容器2326的电容可以被调整为C/4-Cp1/7；电容器2327的电容可以被调整为C/2-2*Cp1/7；电容器2328的电容可以被调整为C/4-Cp1/7；端接电容器2342的电容可以被调整为C/4-Cp2；其中，Cp1表示寄生电容器2362的电容值，Cp2表示寄生电容器2364的电容值。Cp1和Cp2的值可以相同也可以不同。
此外，尽管对寄生电容的补偿消耗了少量的输出电源，但线性和带宽并没有发生变化。图23的电路也是一个带通DAC。如上所述，无耗元件并不仅限于是电容器。
图24是本发明的实施方式所涉及的使用传输线作为无耗元件的梯形带通DAC的电路图。该DAC由于使用传输线而产生自谐振(self-resonant)，并且不需要附加元件(例如，谐振元件)。图24的实施方式示出与图14的梯形DAC等值的3位。图24中，各AND门2412、2414及2416接收数据位及载波信号2401。AND门2412、2414及2416的输出分别连接传输线2422、2424及2426。传输线2432、2434、2436及2438是无耗元件，它们合起来作为组合网络动作。端接传输线2442是传输线的90度部分。图24的梯形带通DAC具有下述固有的性质。首先，由于AND门输出与输出负载之间的180度延迟，奇数位的相位需被载波信号2401偏离180度。其次，电路支持门输出的奇数谐波，从而支持在负载电阻器2440输出的方形波。最后，梯形带通DAC相应于载波频率而具有窄的频带。图24示出各传输线的典型的传输线的数值与相位的关系。输出负载电阻器ZL与传输线阻抗Z0相等。
图25是本发明的实施方式所涉及的不同类型的DAC的效率值的图表2500。具体地，图25中将现有的电阻DAC的效率与基于所公开的原理的混合电容DAC进行比较。图25中，Y轴示出DAC效率，X轴示出从0到15的4个二进制数的十进制等效值。对三个都具有电阻元件的电阻DAC，即二进制加权DAC，梯形DAC，混合DAC的效率进行测量。对实施方式中所公开的混合电容DAC也进行了测试。图25示出各DAC的效率。
显然，所公开的实施方式中的带通DAC的效率优于现有的使用电阻元件的DAC。该效率被定义为：来自各个位的输入功率的总和与输出功率的比例。是混合电容器DAC的情况下，位0、1及2被进行二进制加权，并通过梯形结构加上位3。显然，使用电容器与现有的使用电阻器相比，效率得到了很大的提高。此外，电容混合DAC的效率的曲线的形状不同。最后，电容混合DAC在输出减少时也保持较高电平。该混合电容DAC也可以通过相反的结构(即，LSB侧为二进制加权，MSB侧具有梯形结构)来构成。该结构也带来相似的结果(例如，功率效率)。
这里所公开的带通DAC具有下述性质及优点：(i)电压源的加权可以是二进制；(ii)由于无源加权元件是无耗元件，所以在DAC电路中没有电源损耗；(iii)DAC可以在载波频率发生谐振，从而更能够降低损耗；(iv)电路的Q能够维持得很低，从而使带宽变得很宽；(v)DAC与现有的电阻DAC相比能够实现更好的效率；(vi)电容式及传输线式DAC能够对寄生电容进行补偿。
图26是本发明的其它实施方式所涉及的二进制加权匝数比变压器DAC的电路图。图26中，各AND门2612、2614、2616及2618接收数据输入及载波信号2601、2603、2605及2607。如上所述，多载波信号2601、2603、2605及2607可以用单载波信号来代替。AND门的输出定向D类电压模式放大器2612、2614、2616及2618。D类电压模式放大器2612、2614、2616及2618的输出分别与变压器连接。即，放大器2612的输出与变压器2622连接，放大器2614的输出与变压器2624连接，放大器2616的输出与变压器2626连接，放大器2618的输出与变压器2628连接。各变压器可以具有二进制加权或任意加权的匝数比。如图26所示，变压器2622的匝数比为1：1，变压器2624的匝数比为2：1，变压器2626的匝数比为4：1，变压器2628的匝数比为8：1。在该例子中，变压器2622、2624、2626及2628具有二进制加权匝数比。从而，在负载电阻器2640对载波信号2601、2603、2605及2607的幅度进行二进制加权。该加权是线性的。变压器2622、2624、2626及2628合起来相当于组合网络。DC电源Vdd2632向各变压器2622、2624、2626及2628供应电源。
图27是本发明的其它实施方式所涉及的二进制加权电源电压变压器DAC的电路图。图27中，各AND门2712、2714、2716及2718接收数据输入及载波信号2701、2703、2705及2707。如上所述，多载波信号2701、2703、2705及2707可以用单载波信号来代替。AND门的输出耦合D类电压模式放大器2712、2714、2716及2718。D类电压模式放大器2712、2714、2716及2718的输出分别与变压器连接。即，放大器2712的输出与变压器2722连接，放大器2714的输出与变压器2724连接，放大器2716的输出与变压器2726连接，放大器2718的输出与变压器2728连接。各变压器可以具有二进制加权或任意加权的匝数比。如图27所示，变压器2722的匝数比为1：1，变压器2724的匝数比为1：1，变压器2726的匝数比为1：1，变压器2728的匝数比为1：1。在该例子中，变压器2722、2724、2726及2728具有相同的加权匝数比。变压器2722、2724、2726及2728合起来相当于组合网络。
不对变压器进行二进制加权，而对DC电源进行二进制加权。例如，DC电源2732向Vdd的变压器2722输出电压，DC电源2734向Vdd/2的变压器2724输出电压，DC电源2736向Vdd/4的变压器2726输出电压，DC电源2738向Vdd/8的变压器2738输出电压。来自各DC电源的电压输出也可以是任意的。
以上，结合实施方式对本发明的宗旨进行了说明，但本发明并不限于上述的实施方式，还包括变形方式、变更例及替代物。
在不脱离本发明的范围及主旨的情况下，也可以进行各种适应性的改良。因此，本发明除了上述的实施方式以外，通过在本发明的范围之内的其它实施方式也可以实现。

Claims (9)

1.一种转换器，具备：
多个恒定阻抗源，各恒定阻抗源具有恒定输出阻抗，所述多个恒定阻抗源提供多个输出；
组合网络，具有与所述多个恒定阻抗源对应的多个阻抗元件，所述组合网络接收所述多个输出并提供组合网络信号；
谐振元件，与所述组合网络连接，以使从所述组合网络接收到的信号产生谐振，并提供滤波输出信号；
负载阻抗元件，与所述谐振元件连接；以及
输出节点，连接于所述负载阻抗元件与所述谐振元件之间，并输出所述滤波输出信号。
2.根据权利要求1所述的转换器，
所述多个恒定阻抗源分别接收具有任意幅度及相位的不同载波信号以及数字数据的多个输入位中的1个。
3.根据权利要求1所述的转换器，
所述多个阻抗元件分别从包含电容器、电感器、电阻器、传输线、变压器及它们的组合的群中选择。
4.根据权利要求1所述的转换器，
所述谐振元件从包含电容器、电感器、电阻器、传输线、变压器及它们的组合的群中选择。
5.根据权利要求1所述的转换器，
所述组合网络的各个所述多个阻抗元件分别具有二进制权重。
6.根据权利要求1所述的转换器，
所述组合网络的所述多个阻抗元件各自具有任意权重。
7.根据权利要求1所述的转换器，
所述多个恒定阻抗源分别从包括门、恒定阻抗数字AND门、互补开关模式放大器、电压模式D类即数字放大器及它们的组合的群中选择。
8.根据权利要求1所述的转换器，
各所述恒定输出阻抗的值约为0。
9.一种转换方法，包括下述步骤：
提供多个恒定阻抗源的步骤，各恒定阻抗源具有恒定输出阻抗，所述多个恒定阻抗源提供多个输出；
提供具有与所述多个恒定阻抗源相对应的多个恒定阻抗元件的组合网络，接收来自所述多个恒定阻抗源的所述多个输出，并提供组合网络输出信号的步骤；
通过使谐振元件与所述组合网络连接，使所述组合网络输出信号产生谐振，并提供滤波输出信号的步骤；
从连接于负载电阻元件与所述谐振元件之间的输出节点输出所述滤波输出信号的步骤。
CN201180001410.2A 2010-01-15 2011-01-13 带通数模转换方法及装置 Expired - Fee Related CN102356552B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/688,734 US8013771B2 (en) 2010-01-15 2010-01-15 Method and apparatus for bandpass digital-to-analog conversion
US12/688,734 2010-01-15
PCT/US2011/021113 WO2011088200A1 (en) 2010-01-15 2011-01-13 Method and apparatus for bandpass digital-to-analog conversion

Publications (2)

Publication Number Publication Date
CN102356552A CN102356552A (zh) 2012-02-15
CN102356552B true CN102356552B (zh) 2014-06-18

Family

ID=44277245

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180001410.2A Expired - Fee Related CN102356552B (zh) 2010-01-15 2011-01-13 带通数模转换方法及装置

Country Status (5)

Country Link
US (1) US8013771B2 (zh)
EP (1) EP2524433A4 (zh)
JP (1) JP2013517695A (zh)
CN (1) CN102356552B (zh)
WO (1) WO2011088200A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085106B1 (ko) * 2009-08-19 2011-11-21 중앙대학교 산학협력단 하이브리드 디지털 아날로그 변환기를 이용한 직접 디지털 주파수 합성기 및 그 방법
US8547177B1 (en) 2010-05-12 2013-10-01 University Of Washington Through Its Center For Commercialization All-digital switched-capacitor radio frequency power amplification
JP5900630B2 (ja) * 2012-09-14 2016-04-06 日本電気株式会社 送信機、信号合成回路、信号合成方法
US8976898B1 (en) 2013-11-14 2015-03-10 Lsi Corporation Low-distortion class S power amplifier with constant-impedance bandpass filter
JP6328028B2 (ja) 2013-12-25 2018-05-23 パナソニック株式会社 送信装置及び送信方法
DE102014202470B4 (de) * 2014-02-11 2023-01-12 Continental Automotive Technologies GmbH Additive DA-Wandlung über einen einzigen R2R-Netzwerk-Zweig
JP6446192B2 (ja) * 2014-02-17 2018-12-26 パナソニック株式会社 送信装置及び送信方法
JP6558360B2 (ja) * 2014-03-06 2019-08-14 日本電気株式会社 送信機、送信方法
US9484877B2 (en) 2014-08-25 2016-11-01 Mediatek Inc. Resonating device with single operational amplifier
US9312879B2 (en) * 2014-08-25 2016-04-12 Mediatek Inc. Signal modulating device capable of reducing peaking in signal transfer function
WO2021133373A1 (en) * 2019-12-23 2021-07-01 Intel Corporation Digital-to-analog converter, digital-to-analog conversion system, electronic system, base station and mobile device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529950A (en) * 1982-03-02 1985-07-16 Henri Chazenfus Digital phase and amplitude modulator
US6411237B1 (en) * 1997-10-21 2002-06-25 Emhiser Research Ltd Nonlinear digital-to-analog converters

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2472876A1 (fr) * 1979-12-31 1981-07-03 Bic Jean Claude Modulateur-demodulateur pour transmission en double modulation d'amplitude a quatre niveaux sur porteuses en quadrature
US5332997A (en) * 1992-11-04 1994-07-26 Rca Thomson Licensing Corporation Switched capacitor D/A converter
DE60034305T2 (de) * 1999-08-31 2007-08-30 Koninklijke Philips Electronics N.V. Amplitudenmodulator
US6906653B2 (en) * 2000-10-18 2005-06-14 Linear Cell Design Co., Ltd. Digital to analog converter with a weighted capacitive circuit
US6775304B1 (en) * 2000-11-13 2004-08-10 Northrop Grumman Corporation Multi-channel implementation approach for superconducting digital router/signal processor
US7161423B2 (en) * 2004-06-30 2007-01-09 Silicon Laboratories Inc. Parallel power amplifier and associated methods
US6992609B1 (en) * 2004-09-17 2006-01-31 Pulselink, Inc. Digital to analog converter
JP4844938B2 (ja) * 2006-03-07 2011-12-28 日下部 秀雄 振動周期がｔである回路の整定時間をｔ／２の整数倍にする制御方法
JP2007258768A (ja) * 2006-03-20 2007-10-04 Hitachi Kokusai Electric Inc 送信機
US7729445B2 (en) * 2006-09-27 2010-06-01 Intel Corporation Digital outphasing transmitter architecture
JP4790652B2 (ja) * 2007-03-29 2011-10-12 富士通株式会社 デジタル制御型送信機およびその制御方法
US7812751B2 (en) * 2007-09-26 2010-10-12 Nokia Corporation Method and device for digital-to-analog conversion with filtering
EP2266203B1 (fr) * 2008-04-18 2012-05-23 STMicroelectronics SA Circuit integré et procédé de traitement d'un signal numérique multinorme à radiofréquence

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4529950A (en) * 1982-03-02 1985-07-16 Henri Chazenfus Digital phase and amplitude modulator
US6411237B1 (en) * 1997-10-21 2002-06-25 Emhiser Research Ltd Nonlinear digital-to-analog converters

Also Published As

Publication number Publication date
EP2524433A1 (en) 2012-11-21
US8013771B2 (en) 2011-09-06
CN102356552A (zh) 2012-02-15
US20110175764A1 (en) 2011-07-21
WO2011088200A1 (en) 2011-07-21
JP2013517695A (ja) 2013-05-16
EP2524433A4 (en) 2014-06-11

Similar Documents

Publication Publication Date Title
CN102356552B (zh) 带通数模转换方法及装置
CN102067444B (zh) 用于切换模式电源的经改进的滤波器
DK2845314T3 (en) CLASS-D AUDIO AMPLIFIER WITH ADJUSTABLE LOOP FILTER FEATURES
JP5711354B2 (ja) クラス特性可変増幅器
WO2016100841A1 (en) Tunable matching network with phase-switched elements
KR20090097162A (ko) 펄스 증폭기
US20170187368A1 (en) System and Method for a Switchable Capacitance
JP3956795B2 (ja) 変調機能付き電圧制御発振器
CN104518660A (zh) 用于多相dc-dc转换器的直接放大的纹波追踪控制方案
CN102263542A (zh) 移相器及其功率放大器和核磁共振成像设备
KR101052531B1 (ko) 고 분해능 값으로 선택 및 제어하는 가변 수동 소자
CN101764587A (zh) 滤波电路和通信设备
EP1976132A2 (en) System and method for digital modulation
CN214380821U (zh) 一种用于Ka波段射频芯片的移相电路
KR20220151206A (ko) 푸시-풀 파 성형 동작을 갖는 증폭 회로를 수반하는 장치들 및 방법들
CN210724713U (zh) 一种数字控制电路及开关式跳频滤波器
CN113328728B (zh) 一种基于时变矢量合成的高精度有源移相器
CN113395082B (zh) 采用周期性开关电感负载传输线的频率可调时钟传输装置
CN112636708B (zh) 基于双开关电容的载波聚合功率放大电路以及电子设备
US10291270B2 (en) Wideband low distortion power amplifier
CN108107271B (zh) 一种射频电源匹配器鉴相电路
Sarkar et al. Mathematical Analysis of Duty Cycle Variation based Wireless Power Control Technique
CN118017808A (zh) 一种级联固态变压器及功率平衡控制方法
CN116760388A (zh) 电调滤波器及其控制方法
CN112332804A (zh) 毫米波衰减器电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140618

Termination date: 20200113