KR20220151206A - 푸시-풀 파 성형 동작을 갖는 증폭 회로를 수반하는 장치들 및 방법들 - Google Patents
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Abstract
특정 예들에서, 방법들 및 반도체 구조들은, 증폭기가 푸시-풀 동작을 제공하도록 서로 이위상으로 동작하는 적층된 제1 및 제2 회로 증폭 스테이지들을 포함하는 회로 기반 장치에 관한 것이며, 제1 및 제2 회로 스테이지들 각각은 스위칭 회로 및 스위칭 회로를 구동하기 위한 임피던스 경로를 포함한다. 장치는, 제1 및 제2 회로 스테이지들 각각에 대한 응답으로, 스위칭 회로에 제공하기 위한 전압 신호를 성형하기 위한 파형 성형 회로를 더 포함한다. 다양한 더 특정한 예들에서 구현될 수 있는 바와 같이, 장치는, 광범위한 저항성 부하들에 걸쳐 고효율로 일정한 출력 전압을 생성할 수 있다.
Description
본 개시내용의 양상들은 일반적으로, 고효율들을 수반하는, 고주파수들에서 턴 온 및 턴 오프되는 스위칭 디바이스들을 사용하여 예시될 수 있는 바와 같은 전력 변환의 분야에 관한 것이다.
전력 증폭기들은 종종, 그 범위가 셀폰들 및 라디오 타워들로부터 과학 연구 목적들을 위한 자기 공명 이미징(MRI) 및 입자 가속기들과 같은 의료 장비에 이르기까지, 우리의 현대 기반구조 전반에 걸쳐 많은 시스템들 및 디바이스들에서 중요한 역할들을 한다. 스위칭 모드 전력 증폭기들은 이상적으로 1에 가까운(close to unity) 효율을 제공할 수 있으며, 이는, 스위칭 모드 전력 증폭기들을 에너지 소모가 많은 라디오 주파수 및 마이크로파 응용들에 매력적이게 한다. 능동 디바이스를 제어된 전류 소스가 아니라 스위치로서 동작시킴으로써, 전압과 전류 사이의 중첩이 완화되어, 주파수 의존적 스위칭 손실들이 감소될 수 있다.
이전의 노력들은 많은 유형들의 스위칭 모드 전력 증폭기들의 설계를 연구하였다. 예컨대, 클래스 E로 알려져 있는 하나의 유형의 증폭기에서, 능동 디바이스에 걸친 전압은 능동 디바이스가 스위칭 온되기 전에 공진하여 영(zero)으로 링 다운(ring down)된다. 그러한 영 전압 스위칭(ZVS) 동작은, 능동 디바이스의 주 접합에 걸친 기생 커패시턴스에 저장된 에너지의 손실을 회피한다. 클래스 E 회로에서의 ZVS 동작 외에도, 능동 디바이스를 통해 흐르는 전류는 그것이 스위칭 온될 때 영이며, 이는, 기생 커패시턴스에 걸친 전압 변화율이 또한 영이 되게 한다. 이는, 영 전압 미분 스위칭(zero voltage derivative switching)(ZVDS) 동작으로 지칭된다. 높은 이론적 효율에도 불구하고, 클래스 E 증폭기의 단점들 중 하나는 스위치에 걸친 피크 전압이 dc 입력의 약 3.6배와 동일하다는 것이다. 클래스 F 증폭기로 지칭되는 다른 유형은, 다중 공진기 출력 필터들을 사용하여, 그들의 드레인 전압 및/또는 드레인 전류 파형들의 고조파 함유량을 제어한다. 전압 모드 클래스 F 증폭기에서, 스위치(Q)에 걸친 임피던스는 기본 주파수를 제외한 모든 각각의 홀수 고조파 주파수에서 개방되도록, 그리고 짝수 고조파 주파수들 모두에서 단락되도록 조정된다. 그러한 임피던스 조정에 의해, 전압 모드 클래스 F에서의 드레인 전압은 구형파인 반면, 드레인 전류는 이상적으로 반정현파(half sine wave)이다. 최대로 평평한 전압 모드 클래스 F는, 스위치 상에 입력되는 DC 전압의 2배인 피크 전압을 갖는다. 클래스 F 유형 증폭기들은 더 바람직한 스위치 파형들을 갖지만, 그러한 증폭기들에서 사용되는 트랜지스터들의 출력 커패시턴스는 고주파수들에서 개방 임피던스 조정을 제한한다. 클래스 E 및 클래스 F(F―1) 유형 증폭기들의 동작들은, 고효율로의 고전압 및 고주파수 전력 변환, 감소된 디바이스 전압 스트레스, 게이트 구동의 단순성, 및/또는 부하 독립적 ZVS 동작의 관점에서 특정 이익들을 실현하도록 클래스 E/F 군의 ZVS 스위칭 증폭기들(예컨대, 클래스 EF2 또는 Φ2 변환기들을 포함함)로서 결합되었지만, 이러한 유형들의 이전 설계들은 특정한 부족한 부분들을 갖고, 따라서, 설계 토폴로지, 동작 특성들, 및/또는 전체 성능의 관점에서의 기본적인 개선들의 대상이다.
그에 따라서, 본 개시내용의 양상들은 그러한 증폭기들의 위의 그리고 다른 속성들을 다루는 것에 관한 것이다.
본 개시내용에 의해 제시된 다양한 예들/실시예들은 문제들, 이를테면, 위에서 다루어진 것들 및 다음의 개시내용으로부터 명백해질 수 있는 다른 것들에 관한 것이다. 예컨대, 이러한 개시된 양상들 중 일부는, 푸시-풀(push-pull) 고속 스위칭 증폭기 기술을 사용하거나 그를 활용하지만, 쉽게 구현되는 것, 비교적 낮은 피크 스위치 전압들로 인해 상당히 감소된 전압 스트레스를 겪는 것(예컨대, 20 - 50 퍼센트 감소 및 특정하게는, 피크 스위치 전압이 1.1 VDC로 감소됨), 저항성 부하 독립적 ZVS 동작을 겪는 것, 및/또는 입력 리플 전류들에 대한 필터링을 감소시키는 것과 같은 속성들을 갖는 설계 유형을 사용하는 방법들 및 디바이스들에 관한 것이다. 다른 양상들 및 예들은, 위의 속성들 중 하나 이상을 유지하고, 달성가능한 드레인 효율들을 개선하면서 변환 회로부의 순환 에너지를 감소시키는 방식으로 또한 동작하는 것에 관한 것이다.
본 개시내용에 따른 하나의 특정 예에서, 방법은, 다수의 신호 증폭 회로 스테이지들 및 파형 성형 회로 성형 회로를 갖는 방법 및/또는 반도체 디바이스를 수반한다. 신호 증폭 회로 스테이지들 중에는, 서로 이위상(out of phase)으로 그리고 푸시-풀 동작을 사용하여 동작하는 제1 및 제2 신호 증폭 회로 스테이지들이 있으며, 제1 및 제2 신호 증폭 회로 스테이지들은 개개의 제1 및 제2 스위칭 회로들을 포함한다. 파형 성형 회로는, 제1 및 제2 회로 스테이지들 각각에 대한 응답으로, 제1 및 제2 스위칭 회로들에 제공하기 위한 전압 신호를 성형한다.
위에서 특성화된 예와 관련되는 하나의 특정 예에서, 파형 성형 회로는, 회로 경로를 통해 흐르는 DC 전류의 유효 블록(effective block)을 제공하기 위해 제1 및 제2 회로 스테이지들에서 분로(shunt) 조정 레그들에 각각 연결되는 말단 노드들을 갖는 회로 경로를 따른 회로부로 구현될 수 있다.
위에서 특성화된 예에 또한 관련되는 다른 특정 예에서, 제1 및 제2 회로 스테이지들은 서로에 대해 적층되고, 파형 성형 회로는, 제1 및 제2 회로 스테이지들의 동작에 의해 야기되는 고조파들과 연관되는 고주파수들에서 제1 및 제2 회로 스테이지들 사이에 단락 회로를 달성하도록 그들에 연결된다.
위에서 특성화된 예들과 관련되는 또 다른 특정 예들에서, 제1 및 제2 회로 스테이지들 각각은, 제1 및 제2 회로 스테이지들 각각의 스위칭 회로에 전류를 제공하기 위한 스위치-구동 브랜치를 갖고 파형 성형 회로를 통해 제1 및 제2 회로 스테이지들 중 다른 하나에 에너지를 결합하기 위한 다른 브랜치를 갖는 임피던스 경로; 및 부하 회로에 결합되는 출력 포트를 포함할 수 있다.
추가로, 더 특정한 예에서, 제1 회로 스테이지의 출력 포트는 제1 LC 기반 회로를 통해 제1 스위칭 회로에 결합될 수 있고, 제2 회로 스테이지의 출력 포트는 제1 LC 기반 임피던스 회로에 상보적인 제2 LC 기반 회로를 통해 제2 스위칭 회로에 결합될 수 있다. 또한, 제1 LC 기반 회로 및 제2 LC 기반 회로는 직렬 RLC 기반 회로를 형성하도록 부하 회로에 결합될 수 있으며, 부하 회로는, RLC 기반 회로에 대한 저항 기여가 부하 회로에 의해 좌우된다.
위의 논의는 본 개시내용의 각각의 양상, 실시예, 또는 모든 각각의 구현을 설명하는 것으로 의도되지 않는다. 다음의 도면들 및 다양한 실시예들의 상세한 설명은 또한 예시 목적들을 위해 의도된다.
실험적 예들을 포함하는 다양한 예시적인 실시예들은, 각각이 본 개시내용에 따른 첨부된 도면들과 관련하여 다음의 상세한 설명을 고려할 시 더 완전히 이해될 수 있다.
도 1은 본 개시내용의 예에 따른, 전류 공급형 스위치 회로부 및 푸시-풀 파 성형 회로부를 갖는 증폭기 기반 장치의 블록도이다.
도 2는 본 개시내용의 예에 따른, 푸시-풀 파 성형 회로부 및 다수의 전류 공급형 스위치 회로들을 갖는 증폭기 기반 장치(또는 회로들)의 다른 블록도이다.
도 3 내지 도 5는 본 개시내용의 추가적인 예들에 따른, 푸시-풀 파 성형 회로부 및 다수의 전류 공급형 스위치들을 갖는 개개의 증폭기 기반 장치들의 다른 블록도들이며, 도 3은 스위치들로부터의 출력들이 부하 결합 네트워크에서 결합되는 것을 도시하고, 도 4는 도 3과 유사하고 ¼ 파 송신 라인이 부가되고, 도 5는 적거나 더 많은 다수의 전류 공급형 스위치들이 통합될 수 있는 방식을 도시한다.
도 6은 본 개시내용의 예에 따른, 증폭기 기반 장치를 구성하기 위한 많은 특정 방식들 중 하나를 도시하는 개략도이다.
도 7a, 도 7b, 도 7c, 및 도 7d는 본 개시내용의 예시적인(실험적/개념 증명(proof-of-concept)) 실시예와 연관된, 20 VDC, 50 VDC, 70 VDC, 및 100 VDC를 포함하는 다양한 DC 소스 전압들에 대한 드레인-소스 전압 파형들을 도시하는 개개의 그래프들이다.
도 8은 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 효율 대 입력 전압의 플롯들을 도시하는 그래프이다.
도 9a 및 도 9b는 또한 본 개시내용의 예시적인 양상들에 따른 그리고 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 상이한 또는 가변 저항성 부하들 하에서 예시적인 증폭기 기반 장치에 의해 나타나는 드레인 전압 및 출력 전류 파형들을 도시하는 개개의 그래프들이다.
도 10은 또한 본 개시내용의 예시적인 양상들에 따른 그리고 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 예시적인 증폭기 기반 장치의 효율 대 출력 전력의 플롯들을 도시하는 그래프이다.
본원에 논의된 다양한 실시예들은 수정들 및 대안적인 형태들에 순응가능하지만, 그 양상들이 도면들에서 예로서 도시되었고 상세히 설명될 것이다. 그러나, 그 의도가 본 개시내용을 설명된 특정 실시예들로 제한하려는 것이 아님이 이해되어야 한다. 반대로, 그 의도는, 청구항들에서 정의된 양상들을 포함하는 개시내용의 범위 내에 속하는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다. 게다가, 본 출원 전체에 걸쳐 사용되는 바와 같은 "예"라는 용어는 단지 예시일 뿐이며, 제한이 아니다.
도 1은 본 개시내용의 예에 따른, 전류 공급형 스위치 회로부 및 푸시-풀 파 성형 회로부를 갖는 증폭기 기반 장치의 블록도이다.
도 2는 본 개시내용의 예에 따른, 푸시-풀 파 성형 회로부 및 다수의 전류 공급형 스위치 회로들을 갖는 증폭기 기반 장치(또는 회로들)의 다른 블록도이다.
도 3 내지 도 5는 본 개시내용의 추가적인 예들에 따른, 푸시-풀 파 성형 회로부 및 다수의 전류 공급형 스위치들을 갖는 개개의 증폭기 기반 장치들의 다른 블록도들이며, 도 3은 스위치들로부터의 출력들이 부하 결합 네트워크에서 결합되는 것을 도시하고, 도 4는 도 3과 유사하고 ¼ 파 송신 라인이 부가되고, 도 5는 적거나 더 많은 다수의 전류 공급형 스위치들이 통합될 수 있는 방식을 도시한다.
도 6은 본 개시내용의 예에 따른, 증폭기 기반 장치를 구성하기 위한 많은 특정 방식들 중 하나를 도시하는 개략도이다.
도 7a, 도 7b, 도 7c, 및 도 7d는 본 개시내용의 예시적인(실험적/개념 증명(proof-of-concept)) 실시예와 연관된, 20 VDC, 50 VDC, 70 VDC, 및 100 VDC를 포함하는 다양한 DC 소스 전압들에 대한 드레인-소스 전압 파형들을 도시하는 개개의 그래프들이다.
도 8은 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 효율 대 입력 전압의 플롯들을 도시하는 그래프이다.
도 9a 및 도 9b는 또한 본 개시내용의 예시적인 양상들에 따른 그리고 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 상이한 또는 가변 저항성 부하들 하에서 예시적인 증폭기 기반 장치에 의해 나타나는 드레인 전압 및 출력 전류 파형들을 도시하는 개개의 그래프들이다.
도 10은 또한 본 개시내용의 예시적인 양상들에 따른 그리고 본 개시내용의 예시적인(실험적/개념 증명) 실시예와 연관된, 예시적인 증폭기 기반 장치의 효율 대 출력 전력의 플롯들을 도시하는 그래프이다.
본원에 논의된 다양한 실시예들은 수정들 및 대안적인 형태들에 순응가능하지만, 그 양상들이 도면들에서 예로서 도시되었고 상세히 설명될 것이다. 그러나, 그 의도가 본 개시내용을 설명된 특정 실시예들로 제한하려는 것이 아님이 이해되어야 한다. 반대로, 그 의도는, 청구항들에서 정의된 양상들을 포함하는 개시내용의 범위 내에 속하는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다. 게다가, 본 출원 전체에 걸쳐 사용되는 바와 같은 "예"라는 용어는 단지 예시일 뿐이며, 제한이 아니다.
본 개시내용의 양상들은, 상당히 감소된 전압 스트레스, 저항성 부하 독립적 ZVS 동작, 입력 리플 전류들에 대한 필터링을 감소시키는 것, 상당히 감소된 순환 에너지, 및/또는 개선된 드레인 효율들의 관점에서 고효율들 및 높은 성능 속성들을 나타내는 전력 변환/증폭 토폴로지들에 의해 적어도 부분적으로 특성화되는 디바이스들을 수반하는 다양한 상이한 유형들의 장치들, 시스템들, 및 방법들에 적용가능한 것으로 여겨진다. 본 개시내용이 반드시 이러한 양상들로 제한되는 것은 아니지만, 다음의 설명에서의 특정 예들의 이해는 그러한 특정 맥락들에서의 논의로부터 이해될 수 있다.
그에 따라서, 다음의 설명에서, 본원에 제시된 특정 예들을 설명하기 위해 다양한 특정 세부사항들이 기재된다. 그러나, 하나 이상의 다른 예 및/또는 이러한 예들의 변형들은 아래에 주어지는 모든 특정 세부사항들 없이도 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백해야 한다. 다른 예시들에서, 잘 알려져 있는 특징들은 본원에서의 예들의 설명을 불명료하게 하지 않기 위해 상세히 설명되지 않을 것이다. 예시의 용이성을 위해, 동일한 요소들 또는 동일한 요소의 부가적인 예시들을 지칭하기 위해 상이한 도면들에서 동일한 내포(connotation) 및/또는 참조 번호들이 사용될 수 있다. 또한, 양상들 및 특징들이 일부 경우들에서 개별 도면들에서 설명될 수 있지만, 하나의 도면 또는 실시예로부터의 특징들과 다른 도면 또는 실시예의 특징들은, 그 조합이 조합으로서 명시적으로 도시되거나 명시적으로 설명되지 않더라도 조합될 수 있다는 것이 인식될 것이다.
본 개시내용의 예시적인 양상들은, 다수의 신호 증폭 회로 스테이지들 및 파형 성형 회로 성형 회로를 갖는 반도체 디바이스의 이용에 의해 그러한 위의 속성들을 나타내는 전력 변환/증폭을 수반하는 방법들 및 회로 기반 장치들에 관한 것이다. 신호 증폭 회로 스테이지들 중에는, 푸시-풀 동작들을 통해 서로 이위상으로 동작하는 제1 및 제2 신호 증폭 회로 스테이지들이 있으며, 제1 및 제2 신호 증폭 회로 스테이지들은 개개의 제1 및 제2 스위칭 회로들을 포함한다. 파형 성형 회로는, 제1 및 제2 회로 스테이지들 각각에 대한 응답으로, 제1 및 제2 스위칭 회로들에 제공하기 위한 전압 신호를 성형한다.
또한 본 개시내용에 따르면, 특정 다른 양상들은, 위의 회로부의 하나 이상의 양상을 수반하고, 더 특정한 예들에서는, 제1 및 제2 회로 스테이지들 사이에서 상호작용하고/거나 그들의 에너지를 상호결합하여 이러한 스테이지들이 제1 및 제2 회로 스테이지들 각각에서의 단자들을 통해 부하를 구동할 수 있도록 배열되는 그러한 파형 성형 회로를 또한 갖는 장치(예컨대, 시스템들, 조립체들, 및/또는 디바이스들) 방법들에 관한 것이다. 추가로, 제1 및 제2 회로 스테이지들 중 하나 또는 각각은 임피던스 경로의 일부로서 싱글 엔드형(single-ended) 인버터 회로를 더 포함할 수 있다. 특정 관련된 구현들에서, 추가적인 특정 양상들 및 예들은, 서로 (예컨대, 대략적으로 180 도만큼) 이위상으로 동작하도록 구성되는 제1 및 제2 회로 스테이지를 가질 수 있으며, 파형 성형 회로가, 파형 성형 회로의 각각의 대향하는 단자들 각각에서 회로 스테이지들을 용량성으로 결합하기 위한 커패시턴스를 나타내는 커패시터 또는 회로를 통해 구현되고, 파형 성형 회로는, 각각의 스테이지의 스위치들 사이의 또는 스위치들에 걸친 신호 결합을 성형하여 효율들을 최적화하기 위해 제1 및 제2 회로 스테이지들 각각에서의 단자들을 통해 부하를 구동하도록 구성될 수 있다. 또 다른 관련된 특정 예들에서, 그러한 실시예들은, 증폭기에 대해, 순환 에너지, 전력 소비 또는 전력 손실, 및/또는 입력 EMI 및 전위 발진들 중 적어도 하나 또는 이들의 임의의 조합을 최소화하거나 최적화하도록 설정되는 인덕턴스 값들을 가진 유도성 요소들/회로부를 갖는 제1 및 제2 회로 스테이지들 각각을 포함한다.
본 개시내용에 따른 추가적인 특정 구현들에서, 제1 및 제2 스테이지들 각각은 싱글 엔드형 인버터 회로들일 수 있다. 그러한 접근법을 사용하여, 싱글 엔드형 인버터 회로들 각각은 상부 노드에서 상호연결되는 제1 및 제2 임피던스 경로들을 가질 수 있으며, 제1 임피던스 경로는 싱글 엔드형 인버터 회로에 대한 스위칭 회로의 상부 단자를 구동하기 위한 신호에 대한 인덕턴스 값과 연관된 제1 유도성 회로를 포함하고, 제2 임피던스 경로는 싱글 엔드형 인버터 회로에 대한 스위칭 회로의 하부 단자를 구동하기 위한 신호에 대한 인덕턴스 값과 연관된 제2 유도성 회로를 포함한다.
위의 양상들에 부합하게, 그러한 제조된 디바이스 또는 그러한 제조 방법은, 2020년 3월 12일자로 출원된 미국 가특허 출원 일련번호 제62/988,745호(STFD.419P1)에서 제시되고 청구된 양상들을 수반할 수 있으며, 이 가특허 출원에 대해 우선권이 주장된다. 허용된 정도까지, 그러한 주제는, 일반적으로 그리고 (실험적인 그리고 더 상세한 실시예들과 같은) 추가적인 양상들 및 예들이 보충 및/또는 명확화에 유용할 수 있는 정도까지 그 전체가 인용에 의해 포함된다. 그러한 디바이스들 및/또는 방법들은, 서로에 대해 설정되는 특정 제1 및 제2 인덕턴스 값들과 연관된 제1 및 제2 임피던스 경로들을 각각 갖는 인버터 회로부를 사용함으로써 위에 언급된 속성들 중 하나 이상을 달성하기 위해 사용될 수 있다. 예컨대, 성능 및 효율들을 증가시키기 위해, 제1 유도성 회로는 제2 인덕턴스 값보다 훨씬 더 클 수 있고(예컨대, 적어도 2배만큼 크거나 2x), 다른 예들에서, 제1 유도성 회로는 다른 값들만큼 제2 인덕턴스 값보다 더 클 수 있다(예들로서, 1.5x, 2.5x, 및 1.4x 내지 3x 중 임의의 배수만큼 더 큼)는 것이 발견되었다. 다른 예들에서, 이러한 인덕턴스 값들 사이의 상대적 차이(또는 비)는, 이러한 위에 언급된 상대적 차이들 중 하나에서 시작한 다음, 예컨대, 순환 에너지, 전력 소비 또는 전력 손실, 및/또는 입력 EMI 및 전위 발진들과 같은 증폭 성능 파라미터(들)를 개선(예컨대, 최소화 또는 최적화)하는 것에 기반하여 차이를 증가 및/또는 감소시키고 성능을 모니터링함으로써 설정될 수 있다. 특정 예들의 경우, 이러한 유형의 방법들 및/또는 회로(또는 구성요소 값) 선택은 본 개시내용의 일부인 것으로 고려된다.
본 개시내용에 따른 다양한 다른 특정 예들에서, 위에서 특성화된 회로부들의 양상들은, 이미징 회로의, 이를테면, 의료 MRI(자기 공명 이미징) 장비 및 시스템들에서의, 차량 통신 시스템들에서의(예컨대, 자동차, 전기 차량, 항공기, 및/또는 기차에서의), 그리고 이를테면, 산업 또는 다른 환경들에서 구성요소들(예컨대, 로봇, 휴대용 센서/카메라)을 조립하기 위한 DC-동작 기계들에서의 일체형 부분일 수 있다.
위에서 특성화된 회로부들 및/또는 그러한 회로부들의 속성들에 부합하게, 도 1 및 도 2는, 전력 증폭이, 적층된 제1 및 제2 회로 스테이지들을 갖고 푸시-풀 동작을 제공하도록 서로 이위상으로 동작하는 회로를 사용하여 실현될 수 있는 예시적인 방식들을 나타내기 위한 장치들의 예들을 블록도 형태로 도시하며, 스위칭 회로부(도 1에서 별개로 도시되지 않은 복수의 스위치들을 가짐)로의 제1 및 제2 회로 스테이지들에서의 (주파수 의존적) 임피던스 경로들을 통해 그리고 제1 및 제2 회로 스테이지들의 동작에 대한 응답으로 전류가 제공된다. 주파수 의존적 임피던스 구성과 관련하여, (준(quasi)-)구형(square) 전압 파형은, 특정 FET 기반 구현들에서, 각각의 FET(전계 효과 트랜지스터)의 드레인 노드에서 보이는 임피던스인 스위치들의 출력들에서의 LC 임피던스를 조정하기 위해 회로를 사용하여 성형될 수 있다. 이는, 예컨대, 임피던스에 영향을 미치는 회로부(예컨대, 용량성("C"), 유도성("L"), 및/또는 저항성("R") 회로부)를 사용하여 짝수 고조파 주파수들, 예컨대, 2fS(여기서 fS는 이상적인 정현파에 대한 기본 주파수임)에서의 단락 임피던스의 생성을 통해 전압 파형을 성형함으로써 달성될 수 있다. 그러한 예들에서, 그러한 (준-)구형 전압 파형은, (그 중 하나 이상이 조합될 수 있는) 예들로서: (준-)구형 전압 파형의 코너들을 더 평활화하기 위한(또는 에지 테이퍼링하기 위한) 커패시터 또는 용량성 기반 회로; 먼저, (준-)구형 전압 파형으로부터 중간 (준-)삼각 파형을 생성한 다음, (준-)삼각 파형을 더 정현파형 파형으로 변환하기 위한 RC 기반 회로부; 직렬 RC와 같은 적분 회로부; 직렬 RL과 같은 미분 회로부; 더 복잡한 그리고/또는 능동/FET 기반 회로들(예컨대, (준-)구형 전압 파형의 샘플들에 기반하여 요망되는 더 정현파형 파형을 재생성하는 에지 기반 또는 시간 트리거형 정현파형 신호 생성기들 및 샘플링-및-양자화-조정(sample-and-quantize-adjust) 회로들)을 포함하는 다양한 방식들로 더 정현파형 파형으로 변환될 수 있다. 하나의 특정 예에서, 위의 파형 성형 회로부들 중 하나 이상은, 적어도 하나의 선택된 공진 주파수를 분로하기 위해 스위칭 회로부의 개개의 분로 조정 레그들과 함께 사용되고, 여기서, 파형 성형 회로는, 회로 경로를 통해 흐르는 DC 전류의 유효 블록을 제공하기 위해 분로 조정 레그들에 각각 연결되는 말단 노드들을 갖는 회로 경로를 따른 회로부를 포함한다.
더 상세하게는, 도 1 및 도 2 각각은, RF(라디오 주파수) 드라이버 및 DC 전력 소스를 입력 소스로서 포함하고 그들의 출력들에서 또는 그 근처에서 부하 (회로) 네트워크 및 RF 부하를 포함하는 다양한 회로부 또는 회로 블록들을 포함하는 증폭기 디바이스를 도시한다. 추가로, 각각은, 전류 공급형 스위치 회로부 사이의 또는 그들 간의 신호 상호작용을 수반하는 신호 수정을 위한 파 성형 회로부를 도시한다. 도 2는, 예컨대, 도 2의 전류 공급형 스위치 회로부가 구체적으로 정의된 제1 및 제2 스위치들을 통해 구현되고 도시되고, 푸시-풀 파 성형 회로부가 제1 및 제2 스위치들 사이의 또는 그들 간의 신호 상호작용에 영향을 미친다는 점에서 도 1과 상이하다. 추가로 논의되고 인식될 수 있는 바와 같이, 2개 초과의 그러한 스위치가 전류 공급형 스위치 회로부를 구현하는 데 사용될 수 있다.
도 2를 도 1 및 도 2 둘 모두의 이해를 위한 예시적인 대표로서 사용하여, DC 소스는, 상부 전압 공급 레일 및 하부 공급 레일(예컨대, 후자의 레일은 공통 또는 접지에 도시됨)을 따라 전력을 제공하는 것으로서 도 2의 좌측에 도시된다. 또한, 도 2는 적층되고 서로 이위상으로 동작하여 푸시-풀 동작을 제공하는 제1 및 제2 회로 스테이지들(전류 공급형 스위치 1 및 전류 공급형 스위치 2)을 도시한다. 이러한 스테이지들 각각은 스위칭 회로(도 2에 도시되지 않다)를 포함할 수 있고, 스위칭 회로를 구동하기 위한 임피던스 경로를 더 포함할 수 있다. 스위칭 회로는 전계 효과 트랜지스터들에 기반하거나 이를 사용할 수 있다(예컨대, "FET 기반" 회로부). 파형 성형 회로(일 구현에서는, 예컨대, 커패시터임)는, 제1 및 제2 회로 스테이지들 각각에 대한 응답으로, 스위칭 회로들에 제공하기 위한 전압 신호를 성형하는 데 사용된다. 상이한 실시예들에서, 도 2의 증폭기는 부하 회로부(예컨대, 증폭기에 의해 구동되는 기기)를 포함할 수 있고/거나 부하 네트워크에 에너지를 (예컨대, 무선으로, 유선으로, 또는 이들의 조합으로) 결합하기 위해 사용될 수 있는데, 부하 네트워크는, 증폭기 회로의 출력 노드들에서 특정 연결된 저항(또는 임피던스)을 직접 보유하는 더 통상적인 부하일 수 있거나, 이를테면 무선으로 연결될 수 있는 RF-유형일 수 있거나, 또는 더 복잡한 회로, 이를테면, 특정 정도의 임피던스 매칭을 달성하는 회로 및/또는 다수의 스위칭 회로들로부터 출력되는 신호들, 이를테면, 위에 설명된 바와 같이 제1 및 제2 회로 스테이지들로부터 출력되는 신호들, 제1, 제2, 및 제3 회로 스테이지들로부터 출력되는 신호들 등을 결합하는 회로부일 수 있다.
도 3 내지 도 5는 본 개시내용의 추가적인 예들에 따른, 푸시-풀 파 성형 회로부 및 다수의 전류 공급형 스위치들을 갖는 개개의 증폭기 기반 장치들의 다른 블록도들이다. 도 3은 스위치들로부터의 출력들이 부하 결합 네트워크에서 결합되는 것을 도시한다. 도 3 내지 도 5의 장치들 각각의 예시적인 응용들이 겹칠 수 있지만, 도 3의 예는 플라즈마 드라이브들, 자기 공명 이미징 시스템들, 무선 전력 전송 시스템들, 및/또는 초음파 트랜스듀서 드라이버들을 수반하는 특정 예들과 관련하여 사용하기 위해 선택될 수 있다.
도 4는 도 3과 유사하고, 본 개시내용에 따른 예시적인 실시예에서 유용할 수 있는 ¼ 파 송신 라인이 부가되며, 여기서, 증폭기 기반 장치는 파형 성형을 달성하기 위해 네트워크로서 사용되는 특정 선택된 길이의(그리고 상당히 더 높은 스위칭 주파수들에 대한) 송신 라인을 사용한다. 도 4의 송신 라인 예는, 모바일 디바이스들, WiFi 라우터들, 및 핵 자기 공명 분광법에서의 라디오 송신을 수반하는 예시적인 실시예들과 관련하여 사용하기 위해 선택될 수 있다.
도 5는 적거나 더 많은 전류 공급형 스위치들이 적층형 방식으로 통합될 수 있는 방식을 도시한다. 그러한 예들에서, 전체 전력 증폭 시스템/디바이스는 FET의 정격보다 훨씬 더 높은(예컨대, 적어도 10 퍼센트 더 높고, 일부 경우들에서는, 적어도 한 자릿수가 더 높음) DC 입력 전압과 인터페이싱할 수 있다. 도 5의 예는, 고전압 직류(HVDC) 송신 및 풍력 터빈 시스템들을 수반하는 예시적인 실시예들과 관련하여 사용하기 위해 선택될 수 있다.
위에 논의되거나 예시된 접근법들과 관련하여, 도 6은 본 개시내용에 따라 전력 증폭이 실현될 수 있는 더 추가적인 예를 나타내기 위한 더 구체적으로 예시된 도면(기초가 되는 미국 가출원의 부록 A의 도 13과 관련하여 이의 유사한/관련된 양상들이 설명됨)을 도시한다. 그러한 회로에서, 적층형(또는 다중 레벨) 구조를 사용함으로써 그리고 (예컨대, 도 6에 예시된 인덕터들을 통한) 단락 임피던스 경로를 통해 전압 파형을 능동적으로 성형함으로써, 스위치 전압은 그러한 증폭기 내의 스트레스를 감소시킬 수 있다. 도 6에 도시된 이러한 예에서, 2개의 적층형 단일-위상 증폭기는 인터리빙 방식으로 동작하는 2개의 위상을 갖는다. 그러한 예시들에서 예시된 증폭기 기반 장치는, 적층형(또는 다중 레벨) 스위치들 중 상부 스위치에서 FET의 게이트 노드 및 소스 노드에 결합되고 동작 동안 소스 노드가 일정한 전압으로 설정되는 것으로서 구성되는 그러한 RF 드라이버를 더 포함할 수 있다.
특정 다른 예들에서, 개시된 유형의 증폭기 장치는, 부하 네트워크(또는 도 6의 우측에서 Ls와 직렬인 2RL을 갖는 네트워크)와 RF 부하 사이에 무선 결합이 존재하는 시스템을 제공하거나 그의 일부일 수 있다. 그러한 무선 충전 회로들은 폰들, 랩톱들, 시계들, TV들, 전기 차량들 등에 대한 것이거나 그들의 일부일 수 있다.
추가적인 특정 예들에서, 개시된 유형의 증폭기 장치는, 부하에 대한 (비-무선) 출력 결합이 존재하는 시스템을 제공하거나 그의 일부일 수 있다. 예들은, 플라즈마 부하들, MRI 공진기들, 셀폰들 또는 기지국들에 대한 안테나, 변환-격리식(transformed-isolated) dc-dc 전력 변환기들 등을 포함하지만, 이에 제한되지 않는다.
다음의 "푸시-풀" 논의는, 도 6의 예시적인 회로에서 동작하는 2개의 위상의 더 양호한 이해에 도움이 되는 배경일 수 있다. 푸시-풀 증폭기는 전형적으로 2개의 동일한 증폭기의 dc 입력을 병렬로 연결하고 ac 부하를 스위치 노드들 사이에 차동적으로 연결한다. 180 도 편이된 2개의 증폭기를 동작시킴으로써, DC 입력 전류 리플들은 상당히 감소되고 스위칭 주파수의 2배로 편이된다. 대칭 차동 모드 임피던스 ZD/2 및 공통 모드 컨덕턴스 YC로 이루어진 T-네트워크에서, 홀수 및 짝수 고조파 주파수들에서 푸시-풀 증폭기에 대해 상이한 임피던스가 생성될 수 있다. 푸시-풀 증폭기에서, 드레인 전압 파형들은 0.5 TS 떨어져서 스위칭 사이클의 절반만큼 편이될 수 있고, 이는, 
, 
와 같이 표현될 수 있으며, 여기서, fS 및 TS는 각각 스위칭 주파수 및 스위치(들)를 구동하는 신호(들)의 주기이다.
본 발명과 관련하여 본원에 개시된 회로부 유형의 분석을 위해, 전압 파형들은 상이한 고조파 성분들로 분해될 수 있으며, 그에 의해, 다음의 관계들이 산출된다:
이러한 시간 편이는 vDS1(t)와 vDS2(t)의 고조파 성분들 사이에 상이한 위상 편이들을 야기할 것이다. (2k + 1)fS의 주파수들에서의 홀수 고조파들에 대해, 위상 편이는 (2k + 1)π도이며, 각각 k = 0, 1, 2...이다. 대칭으로 인해, 2개의 드레인 노드 사이의 중간지점은 영 전위 및 홀수 고조파들에 대한 가상 접지로 클램핑된다. 각각의 MOSFET에 의해 보여지는 유효 임피던스는 (2k + 1)fS의 주파수들에서 단지 ZD/2이며, k = 0, 1, 2...이다. 반대로, 2kfS의 각각의 주파수에서의 짝수 고조파들에 대해, 2개의 드레인 노드 사이의 위상 편이는 각각 2kπ 도이며, 각각 k = 1, 2...이다. 결과적으로, 짝수 모드 고조파 전압들은 항상 동위상이고, 중간지점은 각각의 드레인 노드와 동일한 전위를 갖는다. 중간지점은 짝수 고조파들에 대한 가상 개방 회로가 된다. 사실상, 공통 모드 컨덕턴스(YC)는 2개의 절반으로 분할되어 각각의 측에 별개로 연결될 수 있다. 2fS의 짝수 고조파 주파수들에서, k = 1.2...이고, 각각의 MOSFET에 의해 보여지는 유효 임피던스는 YC/2와 직렬인 ZD/2이다. 따라서, 동일한 T 네트워크는 홀수 및 짝수 고조파 주파수들에서 스위치들의 드레인 노드들에 걸쳐 상이한 임피던스를 생성한다.
2fS에서 단락 임피던스를 생성하는 것을 통해 전압 파형을 능동적으로 성형함으로써, 그러한 증폭기에서의 스위치 전압 스트레스가 약 2.1 VDC까지 감소될 수 있으며, 이는, 클래스 E 인버터들로 알려져 있는 바와 같은 3.6 VDDC 경우보다 훨씬 더 작다. 이러한 전압 스트레스를 추가로 감소시키기 위한 하나의 방식은, 도 6에 도시된 바와 같이 적층형 구조를 사용하는 것이다. 스위치식-커패시터(switched-capacitor) 변환기들에서 알려져 있는 바와 같은 직렬 적층형 또는 다중 레벨 구조는, 더 양호한 성능 메트릭들을 갖는 낮은 전압 정격 반도체 디바이스들의 사용을 허용한다.
도 6은 본 개시내용의 양상들에 따른, 2개의 적층형 단일-위상 증폭기를 사용하는 푸시-풀 T-네트워크(PPT) 구조를 포함한다. Cin1 및 Cin2는 직렬로 연결되고, 각각의 커패시터는 0.5 VDC의 dc 전압을 갖는다. 2개의 위상은 여전히 인터리빙으로 동작한다. Cin1 및 Cin2 상의 DC 전압은, Cin1 및 Cin2가 큰 값이고 작은 ac 임피던스를 갖는 한, 0.5 VDC에서 자체 밸런싱된다. ac에서 비-적층형 경우와 동일한 T-네트워크를 달성하기 위해, 2개의 분로 조정 레그들 사이에 dc 블록 커패시터 CB가 삽입된다. CB는 0.5 VDC의 DC 전압을 견디고, 고주파수에서 사실상 단락 임피던스이다. Cin2가 또한 고주파수에서 단락 임피던스이므로, C2a 및 C2b는 ac에서 사실상 병렬이다. 푸시-풀 증폭기들과 관련하여 이전에 논의된 설계 분석은, 유효 입력 전압이 0.5 VDC라면, 본 개시내용에 예시된 예시적인 직렬 적층형 PPT 변환기 유형에 또한 적용된다.
도 6의 입력 직렬 적층형 PPT 증폭기는 고전압 및 고주파수 RF 증폭을 요구하는 응용들에서 다수의 이점들을 가져온다. 첫째로, S1 및 S2(스위치 1 및 스위치 2) 상의 피크 전압 스트레스는 1.05 VDC로 감소되며, 이는, 비-적층형 유형 설계에서의 2.1 VDC 및 클래스 E 유형 설계에서의 3.6 VDC보다 훨씬 더 작다. 더 낮은 전압 스트레스는 더 양호한 성능 메트릭들을 갖는 디바이스들의 사용을 허용하며, 디바이스들의 전도 손실들을 감소시킬 수 있다. 알려져 있는 바와 같이, 고전압 Si 전력 MOSFET의 단위 면적 온-저항 Ron,sp는 항복 전압 VBV의 2.5 제곱에 따라 대략적으로 스케일링된다.
전력 상수와 전압이 절반으로 스케일링되면, 전도 손실들은 다음에 의해 스케일링된다:
동일한 디바이스 면적이지만 전압 스트레스가 절반이면, 전도 손실들은 30 %만큼 감소될 수 있다.
도 6의 직렬 적층형 회로는, ZVS 및 ZDS 동작을 갖는 클래스 D 증폭기와 연관된 전형적인 회로 및 파형과 비교될 수 있다. 클래스 D 증폭기의 2-위상 구동 스위치들(또는 증폭기들)의 상부는 부동(floating) 신호에 의해 구동될 필요가 있으며, 이는, 고전압, 고주파수 조건들 하에서 구현하는 것이 난제일 수 있다. 이러한 공통 모드 요건은 종종, 클래스 D 증폭기들에 대한 최대 달성가능한 주파수 및/또는 전력을 제한한다. dc 레벨 편이된 게이팅 신호만을 요구하는 것은, 본 개시내용에 따른 직렬 적층형 PPT 증폭기가 고전압, 고주파수 RF 증폭에 대한 더 실현가능한 설계 선택이 되게 한다. 또한, 하프 브릿지 기반 클래스 D 증폭기와 비교하여, 직렬 적층형 PPT Φ2 변환기는 동일한 피크 전압 스트레스를 갖는다. 이러한 직렬 적층형 PPT Φ2 변환기가 또한 2개의 스위치를 사용하지만, 상단 스위치(S1)는 dc 레벨 편이된 게이팅 신호에 의해서만 구동될 필요가 있다.
추가로, 본 개시내용에 따른 직렬 적층형 PPT 증폭기는, 클래스 D 증폭기보다, DC 입력으로부터 AC 출력으로의 더 높은 이득을 제공할 수 있다. 본 개시내용에 따른 직렬 적층형 PPT 증폭기는 0.5 × 2.43 = 1.215의 DC-AC 이득을 가질 수 있는 반면, 클래스 D 회로는 2/π = 0.64의 최대 DC-AC 이득을 갖는다.
도 6의 직렬 적층형 회로의 경우, 입력 전류 리플은 사소한 것이 아닐 수 있으며, L1a 및 L1b의 인덕턴스 및 Cin2/Cin1의 비에 의존한다. 직렬 적층형 PPT Φ2 증폭기에서 입력 인덕턴스를 선택할 때, L1은 L1 = kL2로서 정규화되며, 여기서, L1은 L1a 및 L1b의 인덕턴스이고, L2는 L2a 및 L2b의 인덕턴스이고, n = Cin2 Cin1을 정의하면, 입력 전류 리플 ΔiDC는 다음일 때 최소화된다:
더 상세한 실험적 및/또는 개념 증명 예들
그 일부가 아래에 논의되는 다양한 실험적 예들은, 위에서 특성화된 양상들, 구조들, 및 방법론들이, 고효율 고전력 회로들로부터 이익을 얻는 다양한 회로 기반 디바이스들을 포함하지만 이에 제한되지 않는 반도체 회로들 및 디바이스들을 형성하기 위해 하나 이상의 반도체 디바이스에서 사용될 수 있다는 것을 입증하였다. 다음의 실험적 예들은 본 개시내용의 특정 양상들의 더 양호한 이해를 용이하게 하기 위해 비-제한적인 것으로서 제시된다.
도 7a, 도 7b, 도 7c, 및 도 7d는 본 개시내용의 양상들에 따른, 20 VDC, 50 VDC, 70 VDC, 및 100 VDC를 포함하는 다양한 DC 소스 전압들에 대한 드레인-소스 전압 파형들을 도시하는 개개의 그래프들이다. 더 구체적으로, 이러한 그래프들은, 이를테면 도 1, 도 2, 및 도 6과 관련하여 위에 논의된 유형의 푸시-풀 증폭기 설계에 따라 구현된 예시적인 증폭기 기반 장치에서, 2개의 MOSFET에 걸친 드레인 전압의 오실로스코프 파형들을 도시한다. 예컨대, 실험적/개념 증명 기본형에서, 본 개시내용의 양상들에 부합하게, 설계 규격들은 다음을 포함한다: 100 볼트의 입력 전압 VDC, 6.78 메가헤르츠의 주파수 fS, 및 320 와트의 출력 전력 Po.
본 개시내용의 예들에 따른 직렬 적층형 입력을 갖는 도 1, 도 2, 도 6 등에서와 같은 그러한 설계에 대해, 유효 입력 전압은 0.5 VDC(50 V)일 수 있고, 그러한 푸시-풀 회로에 대해, 총 입력 전력은 2 PDC일 수 있다. 이상적으로 100 % DC-AC 효율을 가정하면, PDC는 160 W이다. 위상당 요구되는 부하 저항은 RL = 0.74 × 502/160 Ω = 11.6 Ω으로서 계산될 수 있다. 도 6과 관련하여 예시된 바와 같은 그러한 예시적인 기본형에서의 더 상세한 구현들에 대해, 모든 구성요소들의 계산된 값들은 다음의 구성요소 계산 식들로부터 계산될 수 있다: 
; 
; 
; 
; 및 
. 도출들 동안 근사화들이 이루어질 수 있는데, 예컨대, 위의 식들을 사용하여 계산되는 구성요소 값들은 직접적인 ZVDS 동작을 보장하지 않지만, 일반적으로, 스위치 S1 및 스위치 S2의 ZVS 동작을 보장한다. C1의 값들은 ZVDS 동작을 달성하기 위해 약간 수정될 수 있고, 더 큰 L2는 더 작은 유도성 전류(iodd)를 초래할 것이고, 이는 ZVS를 달성하는 것을 더 어렵게 만든다. 대조적으로, L2를 증가시키는 것은 순환 에너지 및 전도 손실들을 감소시킨다. 유사하게, 더 작은 C1 값들은 오프 시간 동안의 스위치 상에서의 더 큰 전압 링잉(ringing)을 대가로 ZVS 동작으로 향하는 경향이 있다.
대부분의 이용가능한 고전력 RF 저항기들은 50 Ω 또는 100 Ω의 값들을 가지므로, 편의상, 25 Ω이 다수의 RF 저항기들을 병렬로 배열함으로써 구현될 수 있기 때문에 23.2 Ω 대신에 25 Ω의 전체 부하 저항을 사용한다. 이러한 예에서, 입력 인덕터 L1을 L2의 5배로서 선택하므로, Cin2는 입력 전류 리플을 최소화하기 위해 위의 관계를 사용하여 대략적으로 Cin1의 9.6배가 되어야 한다. 부하 회로에서 1.85의 품질 인자 Qs를 선택함으로써, Ls 및 Cs의 값들이 계산될 수 있다. 그러한 상세한 구현들(예컨대, 언급된 예시적인 기본형)에서의 모든 구성요소들의 계산된 값들은 위의 구성요소 계산 식들을 사용하여 획득될 수 있다. 예들로서, 그러한 기본형에서의 구성요소 및/또는 값들은 다음과 같을 수 있다:
본 개시내용에 따르면, 테스트 중인 그러한 예시적인 기본형에 대해, 부하 저항은 일정하게 유지되고 입력 전압은 변할 수 있다. 추가로, 0 - 100 V의 입력 전압 범위에 걸쳐, Cin1 및 Cin2 상의 DC 전압은 0.5 VDC에서 안정적이다. 시동 과도상태(transient)를 돕기 위해, 표면 실장 R2010 저항기가 Cin1 및 Cin2 둘 모두에 병렬로 부가된다. 저항기들 둘 모두는 400 kΩ이므로, dc 전압 분배기 비는 0.5이다. 낮은 입력 전압(＜ 60 V)에서, S1 및 S2는 Coss의 비선형성으로 인해 부분적인 ZVS만을 달성하며, 여기서, 유효 Coss는 인가된 전압 VDS가 낮을수록 증가한다. 더 높은 전압(≥ 60 V)에서, S1 및 S2는 전체 ZVS를 달성한다. 유사하게, 이러한 비선형성 때문에, Coss는, 바이어스 전압이 영에 도달할 때, 고전압 하에서 바이어싱된 것보다 한 자릿수가 더 커질 수 있으므로, S1 및 S2는, 도 7c 및 도 7d에 도시된 바와 같이, ZDS에 가까운 동작을 달성할 수 있다.
이러한 유형의 설계 기본형에 대한 열 조건들을 평가할 시, 최대 전력에서의 정상 상태 동작에서 열 이미징이 획득된다. FLIR A655sc와 같은 열 카메라를 사용하면, 이러한 유형의 설계 기본형은, 열 정상 상태에서 41.7 ℃로서 MOSFET 케이스에 대한 최대 온도를 나타냈고, MOSFET의 평균 케이스 온도는 38 ℃이다.
도 8은 본 개시내용의 양상들을 강조하는 예시적인 증폭기 기반 장치와 연관된, 효율 대 입력 전압의 플롯들을 도시하는 그래프이다. 예컨대, 본 개시내용의 양상들에 부합하는 위의 유형의 예시적인(실험적/개념 증명) 기본형을 다시 사용하면, 드레인 효율 곡선은 평평하고 전체 입력 전압 범위에 걸쳐 96 % 초과이다. MOSFET에 평행한 외부 630 pF 세라믹 커패시터들을 이용하여, 접합 커패시턴스 Coss의 비선형성이 완화되어, 드레인 효율 곡선이 평평해진다. 이러한 평평한 효율 곡선은, 포락선 추적 전력 증폭기들과 같은 진폭 변조를 사용하는 응용들에 이익이 된다. Si MOSFET들의 게이트 구동 손실들을 포함하더라도, 총 효율은 25 W 내지 312 W의 출력 전력에 대응하는 30 VDC 내지 100 VDC에서 90 % 초과로 유지된다. 기본형의 피크 효율은 100 V 입력 및 312 W 출력에서 95.7 %이다.
도 9a 및 9b는 상이한 또는 가변 저항성 부하들 하에서 예시적인 증폭기 기반 장치에 의해 나타나는 드레인 전압 및 출력 전류 파형들을 도시하는 개개의 그래프들이다. 예컨대, 본 개시내용의 양상들에 부합하는 위의 유형의 예시적인(실험적/개념 증명) 기본형을 다시 사용하면, 부하 독립적 동작을 검증하기 위해, 기본형은 가변 출력 전력 하에서 테스트될 수 있다. 입력 전압을 100 V로 일정하게 유지하고 부하 저항을 변화시키면서, 25 %, 50 %, 75 %, 및 100 % 전력에서 기본형이 테스트된다. 도 9a 및 도 9b는 드레인 전압 및 출력 전류의 오실로스코프 파형들을 도시한다. 스위치 전압 vDS1(t)는 거의 동일하고 ZVS 동작을 나타내는 반면, 부하 전류 io(t)는 4배만큼 변한다. 도 9a(대략적으로 중첩되는 플롯들을 도시함) 및 도 9b의 측정된 파형들은, 이러한 유형의 증폭기 설계를 가변 부하 저항 하에서 공칭 값의 100 %, 60 %, 및 20 %로 설정된 출력 전력으로 테스트한 (예컨대, LTSPICE) 시뮬레이션들 동안 획득된 파형들과 잘 매칭한다. 상이한 전력 하에서, 드레인-소스 전압 vDS1(t)는 여전히 ZVS를 유지하지만 경부하(light load) 레벨들에서는 ZVDS 동작을 잃는다. 전력이 감소함에 따라, 스위치 전류 파형 iS1(t)는 하향으로 편이된다. 경부하에서의 ZVDS 동작의 손실은, 스위치 전류가 턴 온의 순간에 영 대신에 음의 값이기 때문이다. 출력 전압 o(t)는 거의 일정한 반면, 출력 전류 io(t)는 공칭 부하 레벨로부터 부하의 20 %까지 변한다.
도 10은 위의 유형의 예시적인(실험적/개념 증명) 기본형에 따른 예시적인 증폭기 기반 장치의 효율 대 출력 전력의 플롯들을 도시하는 그래프이며, x 축은 상이한 출력 전력들을 플로팅한다. 25 % - 100 % 전력 범위에 걸쳐, 드레인 효율은 94.5 % 초과로 유지되고, 총 효율은 93 % 초과로 유지된다(예컨대, 출력 전력을 측정하기 위해, 30 Hz -70 MHz 3 dB 대역폭 및 +1/-0 % 정확도를 갖는 피어슨(Pearson) 2878 전류 프로브를 사용함). 부하를 변화시키기 위해, RF 저항기들의 어레이가, 이러한 부하들의 온도를 테스트 동안 일정하게 유지하기 위한 수냉 시스템과 함께 사용될 수 있다.
그러한 직렬 적층형 푸시-풀 T-유형 변환기는 알려져 있는 HF 클래스 EF 및 E/F 회로들과 비교하여 현저하게 잘 수행된다. 예컨대, 1.05 배의 정규화된 전압 스트레스로, 이러한 기본형은, 100 V의 입력 전압에 대해 저비용의 150 V Si MOSFET의 사용을 허용하며, 이는, DC 입력보다 훨씬 더 높은 전압 정격들을 갖는 반도체 디바이스들이 요구되는 다른 유형들의 클래스 EF 또는 E/F 군 고조파 조정 증폭기들과는 대조적이다. 고주파수들에서, 넓은 밴드갭(WBG) 전력 반도체들, 예컨대, GaN(질화갈륨) 및 SiC(탄화규소)가 낮은 게이트 구동 전력으로 인해 선호되는 선택들이다. T-네트워크를 이러한 유형의 설계의 일부로서 사용하면, 순환 에너지가 상당히 감소되고, 이는, 고효율을 갖는 설계가 더 쉬운 증폭기에 기여한다. 추가로, 이러한 유형의 직렬 적층형 PPT 증폭기 설계는, 위에 언급된 바와 같은 저비용 Si 디바이스들에 대해서도 보고된 가장 높은 피크 효율 레벨들 중 일부를 달성한다.
그에 따라서, 위에서 식별된 미국 가출원(STFD.419P1)의 양상들 및 예들을 포함하여, 본 개시내용과 관련하여 개시된 그러한 양상들에 의해 다양한 상이한 프로세스들 및 디바이스들이 유리해질 수 있다.
특정 예들로서, 위에서 특성화된 도면들 및 논의는 그러한 구조들 및 디바이스들의 제조에서 사용될 수 있는 특정 양상들(및 일부 예시들에서는 이점들)을 예시하는 것을 돕기 위해 제공된다는 것이 인지 및 인식된다. 이러한 구조들 및 디바이스들은 도면들 각각과 관련하여 설명된 예시적인 구조들 및 디바이스들뿐만 아니라 다른 디바이스들을 포함하는데, 그 이유는, 각각의 그러한 설명된 실시예가, 다른 그러한 디바이스들 및 위에서 참조된 미국 가출원의 부록들에서 또한 찾을 수 있는 위에 설명된 바와 같은 예들에 따라 수정되고/거나 그와 조합될 수 있는 하나 이상의 관련된 양상을 갖기 때문이다.
통상의 기술자는 또한, 본 개시내용에서 사용되는 바와 같은 다양한 용어를 그들의 평범한 의미로 인지할 것이다. 예들로서, 본 명세서는, 층들, 블록들, 모듈들, 디바이스, 시스템, 유닛, 제어기, 및/또는 다른 회로 유형 묘사들과 같은 용어들로서 또는 그를 사용하여 예시될 수 있는 다양한 반도체 물질들/회로들을 통해 예들을 구현하는 데 유용한 양상들을 설명 및/또는 예시할 수 있다. 또한, 그러한 설명들과 관련하여, "소스"라는 용어는, 트랜지스터 구조의 경우에, 소스 및/또는 드레인을 상호교환가능하게 지칭할 수 있다. 그러한 반도체 및/또는 반도체 물질들(반도체 구조의 부분들을 포함함) 및 회로 요소들 및/또는 관련된 회로부는, 특정 예들이 그 형태 또는 구조들, 단계들, 기능들, 동작들, 활동들 등으로 수행될 수 있는 방식을 예시하기 위해 다른 요소들과 함께 사용될 수 있다. 또한, 상부/하부, 좌측/우측, 상단/하단, 및 위/아래와 같은 배향을 예시하기 위한 용어들은 도면들에서 도시된 바와 같은 요소들의 상대적인 위치들을 지칭하기 위해 본원에서 사용될 수 있다는 것이 인식될 것이다. 그 용어는 단지 표기의 편의성을 위해 사용되며, 실제 사용 시 개시된 구조들은 도면들에 도시된 배향과 상이하게 배향될 수 있다는 것이 이해되어야 한다. 그에 따라, 용어들은 제한적인 방식으로 해석되어서는 안 된다.
위의 논의 및 예시들에 기반하여, 관련 기술분야의 통상의 기술자들은, 본원에 예시되고 설명된 예시적인 실시예들 및 응용들을 엄격하게 따르지 않으면서 다양한 실시예들에 대해 다양한 수정들 및 변경들이 이루어질 수 있다는 것을 용이하게 인지할 것이다. 예컨대, 도면들에 예시된 바와 같은 방법들은, 본원에서의 실시예들의 하나 이상의 양상이 유지되면서 다양한 순서들로 수행되는 단계들을 수반할 수 있거나, 더 적거나 더 많은 단계들을 수반할 수 있다. 그러한 수정들은 청구항들에 기재된 양상들을 포함하는 본 개시내용의 다양한 양상들의 진정한 사상 및 범위를 벗어나지 않는다.
Claims (28)
- 장치로서,
서로 이위상(out of phase)으로 그리고 푸시-풀(push-pull) 동작을 통해 동작하도록 구성되는 제1 회로 스테이지 및 제2 회로 스테이지;
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지에 각각 있는 제1 스위칭 회로 및 제2 스위칭 회로; 및
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각에 대한 응답으로, 상기 제1 스위칭 회로 및 상기 제2 스위칭 회로에 제공하기 위한 전압 신호를 성형하기 위한 파형 성형 회로
를 포함하는, 장치. - 제1항에 있어서,
상기 제1 스위칭 회로의 상부 단자가 구동되는 제1 유도성 임피던스 경로, 및 상기 제2 스위칭 회로의 상부 단자가 구동되는 제2 유도성 임피던스를 더 포함하며, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지는 서로에 대해 적층되고, 상기 제1 회로 스테이지 및 제2 회로 스테이지는 서로에 대해 적층되는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지는 적어도 하나의 선택된 공진 주파수를 분로(shunt)하기 위한 개개의 분로 조정 레그들을 포함하고, 상기 파형 성형 회로는 회로 경로를 따른 회로부를 포함하며, 상기 회로 경로는, 상기 회로 경로를 통해 흐르는 DC 전류의 유효 블록(effective block)을 제공하기 위해 상기 분로 조정 레그들에 각각 연결되는 말단 노드들을 갖는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지는 적층되고, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은, 공통 DC 전압 소스에 결합되고, 상기 공통 DC 전압 소스에 의해 제공되는 DC 레벨에 의존하는 유효 DC 입력 전압을 갖는, 장치. - 제4항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은 상기 공통 DC 전압 소스에 의해 제공되는 DC 레벨의 ½로 설정되는 유효 DC 입력 전압을 갖는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지는 서로에 대해 적층되고, 상기 파형 성형 회로는, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지에 연결되고, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지의 동작에 의해 야기되는 고조파들과 연관되는 고주파수들에서 상기 제1 회로 스테이지와 상기 제2 회로 스테이지 사이에 단락 회로를 달성하는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각의 스위칭 회로에 전류를 제공하기 위한 스위치-구동 브랜치를 갖고 상기 파형 성형 회로를 통해 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 중 다른 하나에 에너지를 결합하기 위한 다른 브랜치를 갖는 임피던스 경로; 및 부하 회로에 결합되는 출력 포트를 포함하는, 장치. - 제7항에 있어서,
상기 제1 회로 스테이지의 출력 포트는 제1 LC 기반 회로를 통해 상기 제1 스위칭 회로에 결합되고, 상기 제2 회로 스테이지의 출력 포트는 상기 제1 LC 기반 회로와 상보적인 제2 LC 기반 회로를 통해 상기 제2 스위칭 회로에 결합되며, 상기 제1 LC 기반 회로 및 상기 제2 LC 기반 회로는 직렬 RLC 기반 회로를 형성하도록 상기 부하 회로에 결합되고, 상기 부하 회로는, 상기 RLC 기반 회로에 대한 저항 기여가 상기 부하 회로에 의해 좌우되는, 장치. - 제8항에 있어서,
상기 출력 포트들은 상기 부하 회로를 구동하는 것이 가능한 차동 신호를 제공하는, 장치. - 제1항에 있어서,
부하 회로를 더 포함하며, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은 상기 부하 회로에 결합되는 출력 포트를 포함하는, 장치. - 제1항에 있어서,
상기 스위칭 회로들 각각이 상기 스위칭 회로들 각각 중 다른 하나의 스위칭 회로의 위상에 대해 이위상이도록, 상기 스위칭 회로들 각각을 상기 스위칭 회로들 각각의 게이트 또는 제어 노드에서 구동하기 위한 발진-신호 또는 주파수-신호 드라이버 회로부를 더 포함하는, 장치. - 제11항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지의 개개의 스위칭 회로들은 대략적으로 180 도만큼 서로 이위상으로 동작하는, 장치. - 제1항에 있어서,
개개의 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은, 상기 제1 스위칭 회로 및 상기 제2 스위칭 회로의 개개의 스위칭 회로에 전류를 제공하도록 구성되는 임피던스 경로의 일부로서, 전계 효과 트랜지스터를 포함하는 싱글 엔드형(single-ended) 인버터 회로를 더 포함하는, 장치. - 제1항에 있어서,
상기 파형 성형 회로는, 상기 제1 스위칭 회로에 결합되는 제1 단자를 포함하고 상기 제2 스위칭 회로에 결합되는 대향하는 제2 단자를 포함하는, 장치. - 제1항에 있어서,
상기 제1 스위칭 회로 및 상기 제2 스위칭 회로는 각각 제1 임피던스 경로 및 제2 임피던스 경로에 결합되고, 상기 제1 임피던스 경로 및 상기 제2 임피던스 경로는 각각 제1 인덕턴스 값 및 제2 인덕턴스 값과 연관되고, 제1 인덕티브 값은 상기 제2 인덕턴스 값의 적어도 2배만큼 크고, 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지는 상기 제1 인덕턴스 값 및 상기 제2 인덕턴스 값의 함수로서 특정 성능을 나타내는 증폭기를 형성하는, 장치. - 제15항에 있어서,
상기 제1 인덕턴스 값 및 상기 제2 인덕턴스 값은, 상기 증폭기가, 순환 에너지, 전력 소비 또는 전력 손실, 및 입력 EMI 및 전위 발진들 중 적어도 하나 또는 그 조합을 최소화하거나 최적화하도록 설정되는, 장치. - 제1항에 있어서,
상기 제1 스위칭 회로 및 상기 제2 스위칭 회로는 각각 제1 임피던스 경로 및 제2 임피던스 경로에 결합되고, 상기 제1 임피던스 경로 및 상기 제2 임피던스 경로는 각각 제1 인덕턴스 값 및 제2 인덕턴스 값과 연관되고, 제1 인덕티브 값은 상기 제2 인덕턴스 값의 3배(3x) 내지 5배(5x) 범위 내의 인자만큼 상기 제2 인덕턴스 값보다 더 큰, 장치. - 제1항에 있어서,
상기 제1 스위칭 회로 및 상기 제2 스위칭 회로 중 적어도 하나는 GaN 기재(질화갈륨) 전계 효과 트랜지스터를 포함하는, 장치. - 제1항에 있어서,
상기 제1 스위칭 회로 및 상기 제2 스위칭 회로 중 어느 것도 GaN 기재(질화갈륨) 전계 효과 트랜지스터를 포함하지 않는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 및 상기 파형 성형 회로는 증폭기의 일부이고, 상기 증폭기는, 80 % 이상, 88 % 이상, 또는 92 % 이상의 전력 효율을 제공하는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 및 상기 파형 성형 회로는 증폭기의 일부이고, 상기 증폭기는, 80 % 이상 및 95 % 미만의 범위들 중 하나의 레벨의 전력 효율을 제공하는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 및 상기 파형 성형 회로는 1 메가헤르츠 이상의 주파수에서 무선으로 부하를 구동하는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 및 상기 파형 성형 회로는 대략적으로 6.78 메가헤르츠 또는 대략적으로 6.78 메가헤르츠의 배수에 대응하는 주파수에서 무선으로 부하를 구동하는, 장치. - 제1항에 있어서,
제1 스위치 및 제2 스위치 중 적어도 하나는 전계 효과 트랜지스터(FET)를 포함하고, 상기 FET의 소스/드레인 노드는 일정한 전압 레벨로 설정되는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 및 상기 파형 성형 회로는 무선으로 부하를 구동하고, 상기 부하는, 생체의학 이식 회로; 의료 MRI(자기 공명 이미징 회로); 차량(예컨대, 자동차, 항공기, 기차)을 동작시키는 회로; 구성요소들(예컨대, 로봇, 휴대용 센서/카메라)을 조립하기 위한 DC-동작 기계 중 하나인 기기를 포함하거나 그에 대응하는, 장치. - 장치로서,
제1 회로 스테이지 및 제2 회로 스테이지 ― 상기 제1 회로 스테이지는 상기 제2 회로 스테이지와 이위상으로 그리고 푸시-풀 동작을 통해 동작하고,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각은 상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 중 다른 하나에 대해 직렬로 적층되는 개개의 프론트 엔드 전력 또는 전압 섹션을 가짐 ―; 및
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지 각각에 대한 응답으로, 제1 스위칭 회로 및 제2 스위칭 회로에 제공하기 위한 전압 신호를 성형하기 위한 파형 성형 회로
를 포함하는, 장치. - 제1항에 있어서,
상기 제1 회로 스테이지 및 상기 제2 회로 스테이지의 개개의 위상들은 인터리빙되고, 상기 개개의 프론트엔드 전력 또는 전압 섹션들 각각은 DC 전압 동작 레벨을 설정하거나 제공하고, 상기 DC 전압 동작 레벨들은 대략적으로 동일한, 장치. - 방법으로서,
제1 신호 증폭 회로 스테이지 및 제2 신호 증폭 회로 스테이지를 서로 이위상으로 그리고 푸시-풀 동작을 통해 동작시키는 단계 ― 상기 제1 신호 증폭 회로 스테이지 및 상기 제2 신호 증폭 회로 스테이지는 개개의 제1 스위칭 회로 및 제2 스위칭 회로를 포함함 ―; 및
제1 회로 스테이지 및 제2 회로 스테이지 각각에 대한 응답으로, 상기 제1 스위칭 회로 및 상기 제2 스위칭 회로에 제공하기 위한 전압 신호를 파형 성형 회로가 성형하는 단계
를 포함하는, 방법.
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