CN102315203A - 芯片与基材的组装结构 - Google Patents

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Abstract

一种芯片与基材的组装结构包括一基材及至少一第一芯片。基材具有一第一表面及与第一表面相连的至少一侧面，并包括设置于第一表面的多个第一电性连接部。第一芯片具有一第二表面，并包括设置于第二表面的多个第二电性连接部。其中，第一芯片的第二表面抵靠于基材的侧面，且基材的第一电性连接部对应地连接于第一芯片的第二电性连接部。此芯片与基材的组装结构具有小尺寸的优点，而且还有利于提高芯片与基材间信号的传输速度。

Description

芯片与基材的组装结构
技术领域
本发明涉及一种芯片封装，且特别涉及一种芯片与基材的组装结构。
背景技术
目前，常将多个芯片组装在一起进行封装来提高芯片封装密度，以满足电子产品日益增长的功能需求。
图1为现有芯片封装的结构示意图。请参阅图1，芯片封装结构10包括基板11及多个芯片12。这些芯片12并排组装于基板11上。芯片12通过打线方式(wire bonding)电性连接至基板11。芯片封装结构10中，芯片12与基板11的组装方式需要较大的平面空间，从而导致封装尺寸较大，无法满足小体积电子产品的需要。
图2为另一现有芯片封装的结构示意图。请参阅图2，芯片封装结构20包括基板21及多个芯片22。这些芯片22以依次堆叠的方式组装于基板21上。芯片22通过打线方式电性连接至基板21。芯片封装结构20中，虽然芯片22与基板21的组装方式已经大大缩小了所需的平面空间，但是，当芯片22数量较多时，这种采用芯片堆叠的方式仍然会导致封装尺寸较大。此外，现有技术也有将芯片分别堆叠于基板的上表面与下表面的方式，但其与芯片封装结构20具有同样的缺点。
此外，上述各种芯片与基板的组装方式是采用打线方式将芯片电性连接至基板，芯片与基板间信号的传输距离较远，导致信号传输速度较慢，无法满足许多高速响应电子产品的需要。
发明内容
本发明的目的在于，提供一种芯片与基材的组装结构，其具有尺寸小且传输速度快的优点。
本发明解决其技术问题是采用以下的技术方案来实现的。
一种芯片与基材的组装结构，其包括一基材及至少一第一芯片。基材具有一第一表面及与第一表面相连的至少一侧面，并包括设置于第一表面的多个第一电性连接部。第一芯片具有一第二表面，并包括设置于第二表面的多个第二电性连接部。其中，第一芯片的第二表面抵靠于基材的侧面，且基材的第一电性连接部对应地连接于第一芯片的第二电性连接部。
在本发明的较佳实施例中，上述基材为一电路板。
在本发明的较佳实施例中，上述基材为一第二芯片。
在本发明的较佳实施例中，上述第一电性连接部与第二电性连接部为凸块(bump)或焊球(solder ball)。
在本发明的较佳实施例中，上述第一电性连接部与第二电性连接部为接合垫，且第一电性连接部与第二电性连接部分别对应地通过一导电胶连接。
在本发明的较佳实施例中，上述基材具有与第一表面相对的一第三表面，且第三表面设置有多个焊球或多个凸块。
在本发明的较佳实施例中，上述第一表面更设置有多个焊垫。
本发明的芯片与基材的组装结构是将第一芯片的第二表面抵靠于基材的侧面，也即将第一芯片竖立起来组装于基材的侧面，因此可缩小尺寸以节省空间。将此芯片与基材的组装结构应用于电子产品时，有利于缩小电子产品的体积。而且，由于第一芯片的第二表面抵靠于基材的侧面，基材的第一表面的第一电性连接部对应地连接于第一芯片的第二表面的第二电性连接部，所以可缩短第一芯片与基材间的信号传输距离，进而提高信号的传输速度。
上述说明仅是本发明技术方案的概述，为让本发明的上述芯片与基材的组装结构和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1为现有芯片封装的结构示意图。
图2为另一现有芯片封装的结构示意图。
图3为本发明第一实施例的芯片与基材的组装结构的俯视示意图。
图4为本发明第一实施例的芯片与基材的组装结构的侧视示意图。
图5为本发明第二实施例的芯片与基材的组装结构的俯视示意图。
图6为本发明第二实施例的芯片与基材的组装结构的侧视示意图。
图7为本发明第三实施例的芯片与基材的组装结构的侧视示意图。
图8为本发明第四实施例的芯片与基材的组装结构的俯视示意图。
10、20：芯片封装结构
11、21：基板
12、22：芯片
100、200、300、400：芯片与基材的组装结构
110、410：基材
112、412：第一表面
111、113、114、115、411、413、414、415：侧面
116、316、416：第一电性连接部
118：第三表面
119：电连接部
120：第一芯片
122：第二表面
126、326：第二电性连接部
215：焊垫
217：导线
32：导电胶
具体实施方式
为更进一步阐述本发明为达成预定目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的芯片与基材的组装结构的具体实施方式、结构、特征及其功效，详细说明如后。
图3为本发明第一实施例的芯片与基材的组装结构的俯视示意图。图4为本发明第一实施例的芯片与基材的组装结构的侧视示意图。请一并参阅图3与图4，本实施例的芯片与基材的组装结构100包括基材110及第一芯片120。第一芯片120组装于基材110上。
具体地，在本实施例中，基材110例如为一电路板。基材110具有第一表面112及与第一表面112相连的侧面114。基材110包括多个第一电性连接部116。第一电性连接部116设置于第一表面112靠近侧面114的一侧。这些第一电性连接部116例如为凸块或焊球。
承上述，第一芯片120具有第二表面122。第一芯片120包括设置于第二表面122的多个第二电性连接部126。第二电性连接部126例如为凸块或焊球。第二电性连接部126的位置与第一电性连接部116的位置互相配合。也即，当第一芯片120的第二表面122抵靠于基材110的侧面114时，第二电性连接部126可与第一电性连接部116互相接触。
承上述，当第一芯片120与基材110组装时，第一芯片120的第二表面122抵靠于基材110的侧面114，且基材110的第一电性连接部116分别对应地连接于第一芯片120的第二电性连接部126。如此，第一芯片120是竖立起来组装于基材110的侧面114，所以能有效节省空间以缩小尺寸。并且，第一芯片120与基材110是通过对应地第一电性连接部116与第二电性连接部126直接电性连接，所以可缩短第一芯片120与基材110间的信号传输距离，以助于提高信号的传输速度。
此外，基材100具有与第一表面112相对的第三表面118。第三表面118可设置有多个电连接部119(如焊球或凸块)，以通过电连接部119实现与外部组件的电性连接。
值得一提的是，虽然本实施例仅以一个第一芯片120为例，但在另一实施例中，第一芯片120可为多个，且每一第一芯片120可连接于基材110的侧面111、113、114、115其中之一。当然，每一第一芯片120所抵靠的侧面111、113、114或115设有第一电性连接部116，以供电性连接至第一芯片120的第二电性连接部126。如此，即使本发明一实施例的芯片与基材的组装结构包括多个第一芯片120，其尺寸仍不会大幅增加。此外，为实现完整的芯片封装结构，还可通过封装胶体来包覆第一芯片120与基材110。此为本领域技术人员所熟知，在此不予详述。
图5为本发明第二实施例的芯片与基材的组装结构的俯视示意图。图6为本发明第二实施例的芯片与基材的组装结构的侧视示意图。请一并参阅图5与图6，本实施例的芯片与基材的组装结构200与芯片与基材的组装结构100的区别在于与外部组件的电性连接方式。具体地，在本实施例的芯片与基材的组装结构200中，基材110的第三表面118未设置图4所示的电连接部119。本实施例是在基材110的第一表面112设置多个焊垫215，以通过对应地连接至焊垫215的多根导线217例如金线或铝线来实现与外部组件的电性连接。
图7为本发明第三实施例的芯片与基材的组装结构的侧视示意图。请参阅图7，本实施例的芯片与基材的组装结构300与芯片与基材的组装结构100的区别在于第一芯片120与基材110的电性连接方式。具体地，本实施例中，第一电性连接部316与第二电性连接部326为接合垫。当第一芯片120的第二表面122抵靠于基材110的侧面114组装时，第二电性连接部326与相应的第一电性连接部316相对，并通过设置于第二电性连接部326与相应的第一电性连接部316的间的导电胶32实现电性连接。
图8为本发明第四实施例的芯片与基材的组装结构的俯视示意图。请参阅图8，本实施例的芯片与基材的组装结构400与芯片与基材的组装结构100的区别在于芯片与基材的组装结构400的基材410为一第二芯片。基材410具有与第一表面412相连的多个侧面411、413、414、415，而第一芯片120设置于侧面414旁。基材410包括多个第一电性连接部416。这些第一电性连接部416设置于第一表面412靠近侧面414的一侧。第一芯片120与基材410组装时，第一芯片120的第二表面122抵靠于基材410的侧面414，且基材410的第一电性连接部416对应地连接于第一芯片120的第二电性连接部126。此外，与第一实施例相似，基材410的与第一表面412相对的第三表面(图未示)上可设置多个电连接部(如焊球或凸块)，以供电性连接至其它组件(如电路板)。
可以理解的是，与第二实施例相似，基材410的与第一表面412相对的第三表面(图未示)上也可不设置多个电连接部，而在第一表面412设置多个焊垫，以通过对应地连接至焊垫的多根导线实现与外部组件的电性连接。此外，与第三实施例相似，第一电性连接部416与第二电性连接部126可更换为接合垫，且通过导电胶使对应的接合垫彼此电性连接。另外，第一芯片120也可为多个，且每一第一芯片120可连接于基材410的侧面411、413、414、415其中之一。当然，每一第一芯片120所抵靠的侧面411、413、414或415设有第一电性连接部416，以供电性连接至第一芯片120的第二电性连接部126。
综上所述，本发明的芯片与基材的组装结构100、200、300、400至少具有下列优点：
1.本发明的芯片与基材的组装结构是将第一芯片的第二表面抵靠于基材的侧面，也即将第一芯片竖立起来组装于基材的侧面，因此可缩小尺寸以节省空间，进而有利于缩小电子产品的体积。
2.由于第一芯片的第二表面抵靠于基材的侧面，基材的第一表面的第一电性连接部对应地连接于第一芯片的第二表面的第二电性连接部，所以可缩短第一芯片与基材间的信号传输距离，进而提高信号的传输速度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种芯片与基材的组装结构，其包括一基材以及至少一第一芯片，该基材具有一第一表面及与该第一表面相连的至少一侧面，该基材包括设置于该第一表面的多个第一电性连接部，该第一芯片具有一第二表面，并包括设置于该第二表面的多个第二电性连接部，其特征在于，该第一芯片的该第二表面抵靠于该基材的该侧面，且该基材的上述这些第一电性连接部对应地连接于该第一芯片的上述这些第二电性连接部。
2.根据权利要求1所述的芯片与基材的组装结构，其特征在于，该基材为一电路板。
3.根据权利要求1所述的芯片与基材的组装结构，其特征在于，该基材为一第二芯片。
4.根据权利要求1所述的芯片与基材的组装结构，其特征在于，各该第一电性连接部与各该第二电性连接部为凸块或焊球。
5.根据权利要求1所述的芯片与基材的组装结构，其特征在于，各该第一电性连接部与各该第二电性连接部为接合垫，且上述这些第一电性连接部与上述这些第二电性连接部分别对应地通过一导电胶连接。
6.根据权利要求1所述的芯片与基材的组装结构，其特征在于，该基材具有与该第一表面相对的一第三表面，该第三表面设置有多个焊球或多个凸块。
7.根据权利要求1所述的芯片与基材的组装结构，其特征在于，该第一表面更设置有多个焊垫。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727582B2 (en) * 2001-09-28 2004-04-27 Rohm Co., Ltd. Semiconductor device
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same
CN101471330A (zh) * 2007-12-28 2009-07-01 鸿富锦精密工业（深圳）有限公司 半导体封装结构
CN101621043A (zh) * 2008-06-30 2010-01-06 万国半导体股份有限公司 标准芯片尺寸封装

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727582B2 (en) * 2001-09-28 2004-04-27 Rohm Co., Ltd. Semiconductor device
US20080197474A1 (en) * 2007-02-16 2008-08-21 Advanced Chip Engineering Technology Inc. Semiconductor device package with multi-chips and method of the same
CN101471330A (zh) * 2007-12-28 2009-07-01 鸿富锦精密工业（深圳）有限公司 半导体封装结构
CN101621043A (zh) * 2008-06-30 2010-01-06 万国半导体股份有限公司 标准芯片尺寸封装

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