CN101483164B - 半导体封装结构 - Google Patents
半导体封装结构 Download PDFInfo
- Publication number
- CN101483164B CN101483164B CN 200810300076 CN200810300076A CN101483164B CN 101483164 B CN101483164 B CN 101483164B CN 200810300076 CN200810300076 CN 200810300076 CN 200810300076 A CN200810300076 A CN 200810300076A CN 101483164 B CN101483164 B CN 101483164B
- Authority
- CN
- China
- Prior art keywords
- pin
- row
- housing
- semiconductor wafer
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种半导体封装结构,其包括一中空的壳体、一半导体晶片及多条导线架。所述半导体晶片与所述多个导线架对应电性连接。所述壳体包括多个侧边及由多个侧边围成的容腔。所述半导体晶片、多个导线架均设置于所述容腔内。所述多个导线架分别由垂直所述壳体的侧边向壳体外延伸后弯折形成一引脚组,所述引脚组包括多个第一引脚与多个第二引脚。所述多个第一引脚与所述多个第二引脚交替设置在所述壳体的至少同一侧边上。所述壳体的同一侧边上的所述多个第一引脚并行排列为第一排引脚。所述多个第二引脚并行排列为第二排引脚。所述第一排引脚与所述第二排引脚排与排之间间隔有一定距离。本发明的半导体封装结构焊接密度低且可避免短路。
Description
技术领域
本发明涉及一种半导体封装结构,尤其涉及一种焊接密度低且可避免短路的半导体封装结构。
背景技术
随着半导体工艺的进步与集成电路的密度不断增加,集成芯片的引脚愈来愈多。在半导体集成芯片电连接至电路板过程中,如何才能使集片芯片的引脚之间不会发生短路,一直是半导体封装行业不断努力研发的目标。
目前的一般是采用焊接的方式将半导体封装结构焊接至电路板上,该半导体封装结构与外部电路板焊接过程中,半导体封装结构的引脚插入到电路板的通孔焊盘后,要利用焊锡将所述引脚与电路板的通孔焊盘电连接。然而,由于所述半导体封装结构的引脚很多,并行排列成一排的多个引脚相互之间靠得太近,焊接时,焊接密度高,焊锡与焊锡之间容易相互熔合在一起,从而使二个邻近的引脚与引脚之间电性导通而发生短路。
发明内容
因此,有必要提供一种焊接密度低且可避免短路的半导体封装结构。
一种半导体封装结构,其包括一中空的壳体、一半导体晶片及多条导线架。所述半导体晶片与所述多个导线架对应电性连接。所述壳体包括多个侧边及由多个侧边围成的容腔。所述半导体晶片、多个导线架均设置于所述容腔内。所述多个导线架分别由垂直所述壳体的侧边向壳体外延伸后弯折形成一引脚组,所述引脚组包括多个第一引脚与多个第二引脚。所述多个第一引脚与所述多个第二引脚交替设置在所述壳体的至少同一侧边上。所述壳体的同一侧边上的所述多个第一引脚并行排列为第一排引脚。所述多个第二引脚并行排列为第二排引脚。所述第一排引脚与所述第二排引脚排与排之间间隔有一定距离。
相对于现有技术,所述第一引脚与所述第二引脚之间交替设置于所述壳体的一侧边上。所述壳体的同一侧边上的所述多个第一引脚并行排列为第一排引脚。所述多个第二引脚并行排列为第二排引脚。所述第一排引脚与所述第二排引脚排与排之间间隔有一定距离,所述第一排引脚与所述第二排引脚插入到外部电路板的通孔焊盘后,利用焊锡将所述第一、第二引脚与外部电路板的通孔焊盘电连接时,由于相邻第一排引脚的第一引脚与第二排引脚的第二引脚之间间隔一定距离。焊接时,相邻的第一引脚与第二引脚的焊锡之间不容易相互熔合在一起,因此不易发生短路。
附图说明
图1是本发明半导体封装结构的立体图;
图2是图1中沿II-II方向线的剖示图。
具体实施方式
以下将结合附图对本发明作进一步的详细说明。
请一并参阅图1与图2,为本发明半导体封装结构200的示意图。该半导体封装结构200包括一壳体40、胶体60、一半导体晶片50、多条引线80、多个导线架91及一盖体70。
所述壳体40为一中空的方体结构,包括四个侧边43、由所述侧边43围成的容腔41,所述容腔41包括一底面412及远离所述底面412的容腔口44。
所述胶体60为双面胶带、硅胶或紫外线固化胶中的一种,本实施方式中,所述胶体60为双面胶带,其涂布于所述容腔41的底面412上。
所述半导体晶片50包括一顶面51及一与顶面51相对的下端面52。所述顶面51上设有多个电连点(图未示)。所述半导体晶片50的下端面52通过所述胶体60固设于所述容腔41的底面412上。
所述多个导线架91由金、银、铜或铝等导电能力强的金属材质做成。所述多个导线架91及所述半导体晶片50均设置于所述壳体40的容腔41内。所述多个导线架91分别由垂直所述壳体40的侧边43向壳体40外延伸后弯折形成一引脚组90。所述引脚组90包括多个第一引脚911与多个第二引脚921。所述多个第一引脚911与所述多个第二引脚92 1交替设置在所述壳体40的至少一侧边43上。本实施方式中,所述多个第一引脚911与所述多个第二引脚921分别都排列于所述壳体40的两相对的侧边43上。所述第一引脚911与所述第二引脚92 1之间相邻设置于所述壳体40的一侧边43上。所述多个第一引脚911并行排列为第一排引脚93,所述多个第二引脚921并行排列为第二排引脚94。所述第一排引脚93与所述第二排引脚94排与排之间间隔有一定距离。
所述引线80由黄金等抗氧化、导电佳的材料制成,其一端与所述半导体晶片50的电接点固定连接,另一端则与所述导线架91对应电性连接,以使所述半导体晶片50的信号传输至所述导线架91。再通过所述第一排引脚93与所述第二排引脚94传输至外部的电路板上。
所述盖体70盖设于所述容腔口44上,以防止灰尘或水汽进入至所述容腔41内污染所述半导体晶片50或使所述半导体晶片50受潮,影响半导体晶片50的工作性能。
实际应用中,所述盖体70也可与所述壳体40为一体成型结构,并不限于本实施方式。
所述第一引脚与所述第二引脚之间交替设置于所述壳体的一侧边上。所述壳体的同一侧边上的所述多个第一引脚并行排列为第一排引脚。所述多个第二引脚并行排列为第二排引脚。所述第一排引脚与所述第二排引脚排与排之间间隔有一定距离,所述第一排引脚与所述第二排引脚插入到外部电路板的通孔焊盘后,利用焊锡将所述第一、第二引脚与外部电路板的通孔焊盘电连接时,由于相邻第一排引脚的第一引脚与第二排引脚的第二引脚之间间隔一定距离。焊接时,相邻的第一引脚与第二引脚的焊锡之间不容易相互熔合在一起,因此不易发生短路。
另外,本领域技术人员还可在本发明精神内做其它变化,当然,这些依据本发明精神所做的变化,都应包含在本发明所要求保护的范围之内。
Claims (4)
1.一种半导体封装结构,其包括一中空的壳体、一半导体晶片及多条导线架,所述半导体晶片与所述多个导线架对应电性连接,所述壳体包括多个侧边及由多个侧边围成的容腔,所述半导体晶片、多个导线架均设置于所述容腔内,所述多个导线架分别由垂直所述壳体的侧边向壳体外延伸后弯折形成一引脚组,其特征在于:所述引脚组包括多个第一引脚与多个第二引脚,所述多个第一引脚与所述多个第二引脚交替设置在所述壳体的至少同一侧边上,所述壳体的同一侧边上的所述多个第一引脚并行排列为第一排引脚,所述多个第二引脚并行排列为第二排引脚,所述第一排引脚与所述第二排引脚排与排之间间隔有一定距离。
2.如权利要求1所述的半导体封装结构,其特征在于:所述半导体晶片包括一顶面与一与所述顶面相对的下端面,所述顶面上设有多个电接点,所述半导体封装结构还包括多条引线,所述多条引线的一端与所述半导体晶片的电接点固定连接,另一端与所述导线架对应电性连接,以使所述半导体晶片的信号传输至所述导线架。
3.如权利要求1所述的半导体封装结构,其特征在于:所述容腔包括一底面,所述半导体封装结构还包括胶体,其涂布于所述容腔的底面,所述半导体晶片通过所述胶体固设于所述容腔的底面上。
4.如权利要求1所述的半导体封装结构,其特征在于:所述导线架由金、银、铜或铝中的任一种导电能力强的金属材质做成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200810300076 CN101483164B (zh) | 2008-01-11 | 2008-01-11 | 半导体封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200810300076 CN101483164B (zh) | 2008-01-11 | 2008-01-11 | 半导体封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101483164A CN101483164A (zh) | 2009-07-15 |
CN101483164B true CN101483164B (zh) | 2010-10-13 |
Family
ID=40880202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200810300076 Expired - Fee Related CN101483164B (zh) | 2008-01-11 | 2008-01-11 | 半导体封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101483164B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109791176A (zh) * | 2017-06-28 | 2019-05-21 | 深圳市柔宇科技有限公司 | 电路板与电路板拼板 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5656985A (en) * | 1995-08-10 | 1997-08-12 | Halo Electronics, Inc. | Electronic surface mount package |
CN2559994Y (zh) * | 2002-08-06 | 2003-07-09 | 郭其伟 | 双系统元件 |
CN101017956A (zh) * | 2006-02-08 | 2007-08-15 | 中国科学院微电子研究所 | 高速率半导体光发射组件的封装结构及方法 |
-
2008
- 2008-01-11 CN CN 200810300076 patent/CN101483164B/zh not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5656985A (en) * | 1995-08-10 | 1997-08-12 | Halo Electronics, Inc. | Electronic surface mount package |
CN2559994Y (zh) * | 2002-08-06 | 2003-07-09 | 郭其伟 | 双系统元件 |
CN101017956A (zh) * | 2006-02-08 | 2007-08-15 | 中国科学院微电子研究所 | 高速率半导体光发射组件的封装结构及方法 |
Non-Patent Citations (1)
Title |
---|
JP昭63-205934A 1988.08.25 |
Also Published As
Publication number | Publication date |
---|---|
CN101483164A (zh) | 2009-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101436584B (zh) | 层叠半导体封装 | |
CN103620773B (zh) | 两个或多个晶元的多晶元背面堆叠 | |
TWI481001B (zh) | 晶片封裝結構及其製造方法 | |
CN206282838U (zh) | 无源器件与有源器件的集成封装结构 | |
CN101971332A (zh) | 包括嵌入倒装芯片的半导体管芯封装 | |
CN103887292B (zh) | 堆叠式双芯片封装结构及其制备方法 | |
CN102110672A (zh) | 芯片堆叠封装结构及其制造方法 | |
CN103426869B (zh) | 层叠封装件及其制造方法 | |
TW200425456A (en) | Multi-chip package with electrical interconnection | |
CN110120387A (zh) | 半导体封装 | |
CN101290926B (zh) | 半导体装置 | |
CN101483164B (zh) | 半导体封装结构 | |
KR101219086B1 (ko) | 패키지 모듈 | |
CN100521195C (zh) | 半导体装置 | |
CN115995440A (zh) | 半导体封装结构及其制造方法 | |
CN110648991B (zh) | 一种用于框架封装芯片的转接板键合结构及其加工方法 | |
CN114300420A (zh) | 半导体封装 | |
CN102332410A (zh) | 一种芯片的封装方法及其封装结构 | |
KR20020085102A (ko) | 칩 적층형 반도체 패키지 | |
CN212182316U (zh) | 一种无载体的半导体叠层封装结构 | |
KR101332873B1 (ko) | 캐패시턴스 제공용 인터포져 및 이를 이용한 리드 프레임 타입 반도체 패키지 | |
CN219085970U (zh) | 芯片封装结构 | |
KR20080029273A (ko) | 스택 패키지 및 이를 이용한 고밀도 멀티 패키지 | |
KR100507131B1 (ko) | 엠씨엠 볼 그리드 어레이 패키지 형성 방법 | |
CN108336056B (zh) | 用于半导体封装结构的万用转接电路层 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101013 Termination date: 20150111 |
|
EXPY | Termination of patent right or utility model |