CN102299702A - 半导体器件 - Google Patents

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CN102299702A CN2011100935477A CN201110093547A CN102299702A CN 102299702 A CN102299702 A CN 102299702A CN 2011100935477 A CN2011100935477 A CN 2011100935477A CN 201110093547 A CN201110093547 A CN 201110093547A CN 102299702 A CN102299702 A CN 102299702A
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    • H01P1/00—Auxiliary devices
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    • H01P1/213—Frequency-selective devices, e.g. filters combining or separating two or more different frequencies

Abstract

本发明提供一种半导体器件，具体提供一种在实现减少天线开关成本方面，特别即使在天线开关包括在硅衬底之上形成的场效应晶体管时仍然能够尽可能多地减少从天线开关生成的谐波失真的技术。配置TX并联晶体管的第一MISFET至第五MISFET的栅极宽度从与接近GND端子的一侧耦合的第五MISFET到与接近发送端子的一侧耦合的第一MISFET逐渐增加。

Description

半导体器件
相关申请的交叉引用
包括说明书、权利要求书、说明书附图和说明书摘要、于2010年
Figure BSA00000473680400011
月25日提交的第2010-119473号日本专利申请的公开内容通过整体引用结合于此。
技术领域
本发明涉及一种半导体器件，并且具体地涉及一种有效地应用于半导体器件的技术，该半导体器件例如包括装配到无线电通信设备上的天线开关。
背景技术
公开号为2008-11320的日本待审专利(专利文献1)已经描述如下配置，在该配置中，将串联耦合的多级场效应晶体管中的一些场效应晶体管的栅极宽度设置成比其它场效应晶体管的栅极宽度更窄，并且具有固定电容的电容器分别耦合于栅极宽度设置得窄的场效应晶体管的栅极与漏极之间及其栅极与源极之间。
发明内容
在近来的便携电话中，已经不仅添加语音呼叫功能而且添加各种应用功能。即已经向便携电话添加除了语音呼叫功能之外的使用便携电话来观看和收听分发的音乐、发送视频、传送数据等功能。随着这样的多功能便携电话的发展，全球存在多个频率频带(GSM(全球移动通信系统)频带、PCS(个人通信服务)频带等)和多个调制方案(GSM、EDGE(增强型数据速率GSM演进)、WCDMA(宽带码分多址)等)。因而，便携电话需要处理适应多个不同频率频带和不同调制方案的发送/接收信号。因此，在这样的便携电话中，在这些发送/接收信号的发送与接收之间共享一个天线，并且通过天线开关进行对耦合到天线的切换。
例如在便携电话中，发送信号的功率变得通常高达比如超过1W。因此要求天线开关具有用于保障高功率发送信号的高质量并且减少生成对其它频率频带中的通信有不利影响的干扰波(高阶谐波)的性能。因此，当使用场效应晶体管作为配置天线开关的切换元件时，要求场效应晶体管不仅具有高击穿电压特性而且具有可以减少高阶谐波失真的性能。
鉴于前文，使用在寄生电容更少并且线性优良的GaAs衬底或者蓝宝石衬底之上形成的场效应晶体管(例如HEMT(高电子迁移率晶体管))作为配置天线开关的场效应晶体管，以便实现低损耗和低谐波失真。然而，高频特性优良的化合物半导体衬底昂贵并且从减少天线开关成本考虑并不合乎需要。为了实现天线开关成本降低，使用在廉价的硅衬底(SOI(绝缘体上硅)衬底)之上形成的场效应晶体管是有效的。然而，廉价的硅衬底具有的问题在于寄生电容与昂贵的化合物半导体衬底相比为大并且谐波失真变得大于在化合物半导体衬底之上形成的场效应晶体管的谐波失真。
本发明的目的在于提供一种在实现天线开关成本降低方面，特别即使在天线开关包括在硅衬底之上形成的场效应晶体管时仍然能够尽可能多地减少从天线开关生成的谐波失真的技术。
根据说明书和附图的描述将清楚本发明的上述和其它目的及新颖特征。
在本申请中公开的本发明的发明方面中的典型方面的发明内容将简述如下：
根据一个典型实施例的一种半导体器件包括天线开关，该天线开关具有发送端子、天线端子和接收端子。然后，天线开关具有(a)在发送端子与天线端子之间串联耦合的多个第一场效应晶体管，(b)在接收端子与天线端子之间串联耦合的多个第二场效应晶体管，(c)在发送端子与GND端子之间串联耦合的多个第三场效应晶体管和(d)在接收端子与GND端子之间耦合的第四场效应晶体管。这时，在第三场效应晶体管中，在表明在关断的第三场效应晶体管的源极区域与漏极区域之间的电容的关断电容方面，至少耦合到发送端子的第三场效应晶体管大于耦合到GND端子的第三场效应晶体管。
根据另一典型实施例的一种半导体器件包括天线开关，该天线开关具有发送端子、天线端子和接收端子。然后，天线开关具有(a)在发送端子与天线端子之间串联耦合的多个第一场效应晶体管，(b)在接收端子与天线端子之间串联耦合的多个第二场效应晶体管，(c)在发送端子与GND端子之间串联耦合的多个第三场效应晶体管和(d)在接收端子与GND端子之间耦合的第四场效应晶体管。另外，电容性元件分别耦合于第三场效应晶体管中的至少一些第三场效应晶体管的源极区域与漏极区域之间。这时，在第三场效应晶体管中，在各自表明在关断的第三场效应晶体管的源极区域与漏极区域之间的电容的关断电容相同之时，电容元件耦合于耦合到发送端子的第三场效应晶体管的源极区域与漏极区域之间。
在本申请中公开的本发明的发明方面中的一个典型方面所获得的有利效果将简要说明如下：
有可能尽可能多地减少从天线开关生成的谐波失真。
附图说明
图1是示出了根据本发明第一实施例的便携电话的配置的框图；
图2是图示了双频带结构的便携电话的配置的框图；
图3是描绘了根据比较例子的天线开关的电路配置的图；
图4是用于描述向TX并联晶体管和RX串联晶体管施加等效电压幅度的图；
图5示出了其中向配置TX并联晶体管的各MISFET均匀地分布电压幅度的理想状态的图；
图6是图示了其中向配置TX并联晶体管的相应MISFET施加的电压幅度变得非均匀的状态的图；
图7是用于描述向配置TX并联晶体管的各MISFET施加的电压幅度的非均匀性的生成机制的图；
图8是用于描述由于生成向配置TX并联晶体管的各MISFET施加的电压幅度的非均匀性而生成高阶谐波的图；
图9是示出了存在于源极到栅极的电容与漏极到栅极的电容之间的电压相关性的图；
图10是用于描述由于生成向配置TX并联晶体管的各MISFET施加的电压幅度的非均匀性而生成高阶谐波的图；
图11是示出了根据第一实施例的天线开关的电路配置的图；
图12是用于说明根据第一实施例的向配置TX并联晶体管的各MISFET施加的电压幅度的非均匀性的抑制机制的图；
图13是示出了在串联耦合于发送端子与GND端子之间的MISFET的数目与MISFET的栅极宽度之间的关系的图形；
图14是图示了在串联耦合于发送端子与GND端子之间的MISFET的数目与向MISFET施加的电压幅度之间的关系的图形；
图15是示出了根据第一实施例的RF模块的装配配置的透视图；
图16是示出了根据第一实施例的配置天线开关的半导体芯片的平面图；
图17是图示了根据比较例子的配置天线开关的半导体芯片的平面图；
图18是示出了根据第一实施例的TX并联晶体管的布局配置的平面图；
图19是描绘了根据第一修改的TX并联晶体管的布局配置的平面图；
图20是示出了根据第二修改的TX并联晶体管的布局配置的平面图；
图21是示出了根据第三修改的TX并联晶体管的布局配置的平面图；
图22是示出了第一实施例中的各MISFET的器件结构的平面图；
图23是图示了第一实施例中的各MISFET的横截面的横截面图；
图24是示出了在根据第一实施例的技术思想被应用于的天线开关和根据比较例子的天线开关中在频率为0.9GHz时二阶谐波失真与输入功率的相关性的图形；
图25是示出了在根据第一实施例的技术思想被应用于的天线开关和根据比较例子的天线开关中在频率为0.9GHz时三阶谐波失真与输入功率的相关性的图形；
图26是示出了根据第二实施例的天线开关的电路配置的图；
图27是图示了根据第三实施例的天线开关的电路配置的图；
图28是描绘了第三实施例的TX并联晶体管和电容性元件的布局配置的平面图；
图29是示出了根据第四修改的天线开关的电路配置的图；
图30是图示了根据第五修改的天线开关的电路配置的图；
图31是示出了根据第四实施例的MISFET的器件结构的平面图；并且
图32是图示了根据第四实施例的MISFET的横截面的横截面图。
具体实施方式
只要在以下实施例中为求便利而需要，都会将主题内容划分成多个章节或者实施例来描述。然而，除非另有具体指明，则它们并非互不相关。一个章节或者实施例将作为对一些或者所有其它章节或者实施例的修改、细节、补充说明等。
当在以下实施例中引用要素数字等(包括件数、数值、数量、范围等)时，其数字除非另有具体指明和在原理上明确限于具体数字则并不限于具体数字而可以大于或者小于或者等于该具体数字。
也无需赘言，在以下实施例中运用的部件(包括要素步骤等)除非另有具体指明和在原理上视为明确必需则并非总为必需。
类似地，当在以下实施例中引用部件等的形状、位置关系等时，除非另有具体指明和在原理上视为并非明确这样，则它们将包括与它们的形状等基本上相似或者类似的形状等。这甚至类似地适用于上述数值和范围。
在用于说明实施例的所有附图中，相同标号在原则上分别附于相同部件，并且将省略它们的重复描述。附带提一点，即使在平面图的情况下仍然可以提供一些影线以使附图易于阅读。
第一实施例
<便携电话的配置和操作>
图1是示出了便携电话的发送/接收部的配置的框图。如图1中所示，便携电话1包括控制单元CU、接口单元IFU、基带单元BBU、RF集成电路单元RFIC、功率放大器HPA、低噪声放大器LNA、天线开关ASW和天线ANT。
接口单元IFU具有处理来自用户(呼叫者)的音频信号的功能。即接口单元IFU具有在用户与便携电话之间进行接口的功能。基带单元BBU内置与中央控制单元对应的CPU并且数字处理在发送时经由操作单元从用户(呼叫者)发送的音频信号(模拟信号)以由此实现生成基带信号。另一方面，在接收时，基带单元BBU能够根据作为数字信号的基带信号生成音频信号。另外，控制单元CU耦合到基带单元BBU并且具有控制基带信号在基带单元BBU中的处理的功能。
RF集成电路单元RFIC能够在发送时调制基带信号以生成射频信号而在接收时解调接收信号以生成基带信号。这时，控制单元CU甚至耦合到RF集成电路单元RFIC并且也具有控制RF集成电路单元RFIC中对发送信号的调制和对接收信号的解调的功能。
功率放大器HPA属于如下电路，该电路用从功率源供应的功率重新生成与弱输入信号相似的高功率信号。另一方面，低噪声放大器LNA放大接收信号而不放大接收信号中包含的噪声。
提供天线开关ASW以将向便携电话1输入的接收信号和从便携电话1输出的发送信号相互分离。天线ANT用来发送和接收无线电波。天线开关ASW例如具有发送端子TX、接收端子RX和天线端子ANT(OUT)。发送端子TX耦合到功率放大器HPA，而接收端子RX耦合到低噪声放大器LNA。另外，天线端子ANT(OUT)电耦合到天线ANT。天线开关ASW耦合到控制单元CU，该控制单元控制天线开关ASW中的开关的切换操作。
以上述方式配置便携电话1。下文将简要说明其操作。首先将给出对发送信号的情况的描述。当经由接口单元IFU向基带单元BBU输入信号如音频信号时，基带单元BBU数字处理模拟信号、比如音频信号。因此，向RF集成电路单元RFIC输入生成的基带信号。RF集成电路单元RFIC借助调制信号源和混频器将输入的基带信号转换成RF(射频)信号。从RF集成电路单元RFIC向功率放大器(RF模块)HPA输出这样转换的信号。向功率放大器HPA输入的RF信号由功率放大器HPA放大，继而通过天线开关ASW从天线ANT发送。具体而言，天线开关ASW以电耦合到功率放大器HPA的发送端子TX电耦合到天线ANT这样的方式进行进行它的切换。因此，通过天线开关ASW从天线ANT发送由功率放大器HPA放大的RF信号。
接着将给出对接收信号的情况的描述。由天线ANT接收的RF信号(接收信号)经由天线开关ASW向低噪声放大器LNA输入。具体而言，天线开关ASW进行它的切换以相互电耦合天线ANT和接收端子RX。因此，由天线ANT接收的接收信号向天线开关ASW的接收端子RX发送。由于天线开关ASW的接收端子RX耦合到低噪声放大器LNA，所以从天线开关ASW的接收端子RX向低噪声放大器LNA输入接收信号。然后，接收信号由低噪声放大器LNA放大，并且随后输入到RF集成电路单元RFIC。RF集成电路单元RFIC通过调制信号源和混频器进行它的频率转换。然后，检测频率转换的信号以提取基带信号。随后，从RF集成电路单元RFIC向基带单元BBU输出基带信号。基带信号由基带单元BBU处理，从而通过接口单元IFU从便携电话1输出音频信号。上文示出了发送和接收单个基带信号的便携电话1的简易配置及其操作。
近年来，已经向便携电话不仅添加语音呼叫功能而且添加各种应用功能。即已经向便携电话添加除了语音呼叫功能之外的诸如使用便携电话来观看和收听分发的音乐、发送视频、传送数据等功能。在便携电话这样多功能化时，全球存在大量频率频带和调制方案。因而，存在如下便携电话，这些便携电话适应与多个不同频率频带和调制方案对应的信号发送/接收。
图2是示出了例如发送和接收双频带信号的便携电话1的配置的框图。图2中所示便携电话1的配置几乎类似于图1中所示便携电话1的基本配置。图2中所示便携电话1与图1中所示便携电话不同在于为了发送和接收多个不同频带的信号而提供与相应频率频带的信号对应的功率放大器和低噪声放大器。例如已知有落在第一频率频带中的信号和落在第二频率频带中的信号作为落在不同频率频带内的信号。作为第一频率频带的信号，可以提到使用GSM(全球移动通信系统)方案的信号。它们是使用GSM低频率频带的824MHz至915MHz作为频率频带的信号。另一方面，作为落在第二频率频带中的信号，可以提到使用GSM(全球移动通信系统)方案的信号。它们是使用GSM高频率频带的1710MHz至1910MHz作为频率频带的信号。
在图2中所示便携电话1中，接口单元IFU、基带单元BBU、RF集成电路单元RFIC和控制单元CU能够处理落在第一频率频带和第二频率频带内的信号。与落在第一频率频带内的信号对应地提供功率放大器HPA1和低噪声放大器LNA1。与落在第二频率频带内的信号对应地提供功率放大器HPA2和低噪声放大器LNA2。也就是说，两个发送路径和两个接收路径与多个不同频率频带的信号关联地存在于图2中所示双频带系统的便携电话1中。
因而，四个切换端子存在于天线开关ASW中。即与第一频率频带的发送信号对应地提供发送端子TX1而与第一频率频带的接收信号对应地提供接收端子RX1。与第二频率频带的发送信号对应地提供发送端子TX2而与第二频率频带的接收信号对应地提供接收端子RX2。因此，四个切换端子存在于天线开关ASW中，但是对这些端子的切换由控制单元CU控制。上文示出了发送和接收双频带信号的便携电话1的简易配置。便携电话1的操作类似于发送和接收单频带信号的便携电话1的操作。
<根据比较例子的天线的电路配置>
接着将说明天线开关的电路配置。虽然在本说明书中主要说明图1中所示单频带系统的便携电话1中所用天线开关ASW的电路配置，但是图2中所示双频带系统的便携电话1中所用天线开关ASW的电路配置是几乎类似的。
图3是示出了根据本发明人研究的比较例子的天线开关ASW的电路配置的图。如图3中所示，根据比较例子的天线开关ASW具有发送端子TX、接收端子RX和天线端子ANT(OUT)。根据比较例子的天线开关ASW具有在发送端子TX与天线端子ANT(OUT)之间提供的TX串联晶体管SE(TX)和在接收端子RX与天线端子ANT(OUT)之间提供的RX串联晶体管SE(RX)。另外，根据比较例子的天线开关ASW具有在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)并且具有在接收端子RX与GND端子之间提供的RX并联晶体管SH(RX)。
在发送端子TX与天线端子ANT(OUT)之间提供的TX串联晶体管SE(TX)包括例如串联耦合的五个MISFET(金属绝缘体半导体场效应晶体管)QN。这时，各MISFET QN具有源极区域、漏极区域和栅极电极。在本说明书中，MISFET QN的源极区域和漏极区域相互对称。然而在配置TX串联晶体管SE(TX)的MISFET QN中，在发送端子TX侧上的区域定义为漏极区域，而在天线端子ANT(OUT)侧上的区域定义为源极区域。另外，各MISFET QN的栅极电极通过栅极电阻器GR耦合到控制端子VTX。栅极电阻器GR属于用于防止高频信号向控制端子VTX泄漏的隔离电阻器。换而言之，栅极电阻器GR具有衰减高频信号的功能。在这样配置的TX串联晶体管SE(TX)中，通过控制向控制端子VTX施加的电压来控制串联耦合的MISFET QN的接通/关断，由此在发送端子TX与天线端子ANT(OUT)之间电耦合或者在其间电切断。也就是说，TX串联晶体管SE(TX)作为用于在发送端子TX和天线端子ANT(OUT)的电耦合和去耦合之间进行切换的开关来工作。
配置TX串联晶体管SE(TX)的五个MISFET QN的栅极宽度(Wg＝W1)相同并且相对大。这是因为接通电阻可以随着各栅极宽度变得更大而减少。因此，当发送端子TX和天线端子ANT(OUT)相互电耦合以对发送信号进行发送时，可以通过减少发送路径的接通电阻来减少功耗。
随后，在接收端子RX与天线端子ANT(OUT)之间提供的RX串联晶体管SE(RX)例如与TX串联晶体管SE(TX)一样也包括串联耦合的五个MISFET QN。这时，各MISFET QN具有源极区域、漏极区域和栅极电极。在本说明书中，MISFET QN的源极区域和漏极区域为对称关系。然而在配置RX串联晶体管SE(RX)的MISFET QN中，在天线端子ANT(OUT)侧上的区域定义为漏极区域，而在接收端子RX侧上的区域定义为源极区域。另外，MISFETQN的栅极电极经由栅极电阻器GR耦合到控制端子VRX。栅极电阻器GR是用于防止高频信号向控制端子VRX中泄漏的隔离电阻器。换而言之，栅极电阻器具有衰减高频信号的功能。在这样配置的RX串联晶体管SE(RX)中，通过控制向控制端子VRX施加的电压来控制串联耦合的MISFET QN的接通/关断，从而接收端子RX和天线端子ANT(OUT)相互电耦合或者彼此电切断。也就是说，RX串联晶体管SE(RX)作为用于切换在接收端子RX与天线端子ANT(OUT)之间电耦合/去耦合的开关来工作。
配置RX串联晶体管SE(RX)的五个MISFET QN的栅极宽度(Wg＝W2)相同并且相对大。这是因为随着各MISFET的栅极宽度增加而可以减少接通电阻。因此，当接收端子RX和天线端子ANT(OUT)相互耦合以发送接收信号时，可以通过减少接收路径的接通电阻来减少功耗。
接着，在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)例如包括串联耦合的五个MISFET QN1至QN5。在这一情况下，各MISFET QN1至QN5具有源极区域、漏极区域和栅极电极。在本说明书中，各MISFET QN1至QN5的源极区域和漏极区域相互对称。然而在配置TX并联晶体管SH(TX)的各MISFET QN1至QN5中，在发送端子TX侧上的区域定义为漏极区域，而在GND端子侧上的区域定义为源极区域。另外，各MISFET QN1至QN5的栅极电极经由栅极电阻器GR耦合到控制端子VRX。栅极电阻器GR属于用于防止高频信号向控制端子VRX中泄漏的隔离电阻器。换而言之，栅极电阻器GR具有衰减高频信号的功能。
这里，上文所指的TX串联晶体管SE(TX)是作为天线开关ASW而需要的部件，因为TX串联晶体管SE(TX)作为如下开关来工作，该开关用于切换在发送端子TX与天线端子ANT(OUT)之间耦合/去耦合用于对发送信号进行发送的发送路径。对照而言，TX并联晶体管SH(TX)适于在切换在发送端子TX与GND端子之间的耦合/去耦合，并且未直接通过在发送端子TX与GND端子之间的路径直接对发送信号进行发送。因此需要提供TX并联晶体管SH(TX)是可疑的。然而，TX并联晶体管SH(TX)具有用天线对接收信号进行接收的重要功能。
下文将描述TX并联晶体管SH(TX)的功能。当从天线对接收信号进行接收时，在天线开关ASW中接通RX串联晶体管SE(RX)以将天线端子ANT(OUT)电耦合到接收端子RX。因此，由天线接收的接收信号经由接收端子RX从天线端子ANT(OUT)向接收电路发送。由于然后不必允许向发送路径侧发送接收信号，所以关断在天线端子ANT(OUT)与发送端子TX之间提供的TX串联晶体管。因此，未向发送端子TX侧发送从天线向天线端子ANT(OUT)输入的接收信号。由于通过关断TX串联晶体管SE(TX)来电切断在天线端子ANT(OUT)与发送端子TX之间的发送路径，所以接收信号理想地视为未向发送路径中泄漏。然而实际上，TX串联晶体管SE(TX)在配置TX串联晶体管SE(TX)的MISFET QN中关断这样的事实可以视为在MISFET QN的源极区域与漏极区域之间电生成关断电容。出于这一原因，作为高频信号的接收信号将经由这一关断电容向发送端子TX侧泄漏。由于接收信号的功率小，所以可优选的是从天线端子ANT(OUT)向接收端子RX侧高效发送接收信号。也就是，有必要抑制接收信号经由TX串联晶体管SE(TX)的关断电容向发送端子TX侧的泄漏。具体而言，鉴于减少接通电阻而增加配置TX串联晶体管SE(TX)的各MISFET QN的栅极宽度。换而言之，MISFET QN的栅极宽度的这样的增加可以是关断电容的增加。在这一情况下，由于TX串联晶体管SE(TX)具有串联耦合的五个MISFET QN，所以TX串联晶体管SE(TX)的组合电容小于一个MISFET QN的关断电容。虽然这样，但是TX串联晶体管SE(TX)的关断电容大到不可忽略。TX串联晶体管SE(TX)的关断电容的增加意味着作为高频信号的接收信号相应地更可能向发送侧泄漏。因此，仅在发送端子TX与天线端子ANT(OUT)之间提供TX串联晶体管SE(TX)不能充分抑制接收信号的泄漏。
因此，在发送端子TX与GND端子之间提供TX并联晶体管SH(TX)。也就是说，接收信号即使在TX串联晶体管SE(TX)处于关断状态时仍然向发送端子TX侧泄漏。然而，如果可以在发送端子TX处充分反射已经向发送端子TX侧泄漏的接收信号，则可以抑制向发送端子TX侧泄漏的接收信号。即提供在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)以便在发送端子TX处充分反射接收信号。
可以通过将发送端子TX接地到GND来实现在发送端子TX处充分反射作为高频信号的接收信号。换而言之，如果有可能在发送端子TX与GND端子之间设置尽可能低的阻抗，则可以在发送端子TX处充分反射接收信号。因此，在接收时，在发送端子TX侧，通过关断TX串联晶体管SE(TX)而接通TX并联晶体管SH(TX)来将发送端子TX和GND端子相互电耦合。因此，即使接收信号向发送端子TX侧泄漏，仍然可以在发送端子TX处充分反射接收信号。因此有可能抑制向发送端子TX侧泄漏的接收信号。
TX并联晶体管SH(TX)例如包括五个MISFET QN1至QN5。这里，串联耦合多个MISFET QN1至QN5的原因在于：在发送时，高功率发送信号流入发送端子TX，并且根据它的关系，在发送端子TX与GND端子之间施加大电压幅度。也就是说，通过串联耦合MISFET QN1至QN5，即使在发送端子TX与GND端子之间施加大电压幅度，向各MISFET QN1至QN5施加的电压幅度仍然可以减少至它的的击穿电压或者更低。另外，期望甚至在TX并联晶体管SH(TX)处减少TX并联晶体管SH(TX)的接通电阻。这是因为：当接通TX并联晶体管SH(TX)时，发送端子TX和GND端子将相互电耦合，然而在这一情况下，如果TX并联晶体管SH(TX)的接通电阻高，则在发送端子TX与GND端子之间的阻抗将增加，因而不能在发送端子TX处充分反射向发送端子TX侧泄漏的接收信号。因而，配置TX并联晶体管SH(TX)的各MISFET QN1至QN5的栅极宽度视为与TX串联晶体管SE(TX)一样设置得更大。
然而实际上，配置TX并联晶体管SH(TX)的各MISFET QN1至QN5的栅极宽度减少至配置TX串联晶体管SE(TX)的各MISFETQN的栅极宽度的约1/10。这基于下文所示原因。也就是说，当从天线对发送信号进行发送时，通过接通TX串联晶体管SE(TX)来相互电耦合发送端子TX和天线端子ANT(OUT)。这时，关断在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)。在这一情况下，当增加配置TX并联晶体管SH(TX)的各MISFET QN1至QN5的栅极宽度时，其关断电容变大。增加TX并联晶体管SH(TX)的关断电容意味着通过TX并联晶体管SH(TX)的关断电容从发送端子TX向GND端子泄漏的发送信号增加。即配置TX并联晶体管SH(TX)的各MISFET QN1至QN5的栅极宽度不能以与TX串联晶体管SE(TX)类似的方式设置得更大，因为有必要抑制从发送端子TX向GND端子泄漏的发送信号的增加。根据上文，配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5中的各MISFET QN的栅极宽度(Wg＝W3)小于配置TX串联晶体管SE(TX)的各MISFETQN的栅极宽度。附带提一点，配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5的栅极宽度(Wg＝W3)相同。
随后，在接收端子RX与GND端子之间提供的RX并联晶体管SH(RX)例如包括一个MISFET QN。在这一情况下，MISFET QN具有源极区域、漏极区域和栅极电极。在本说明书中，MISFET QN的源极区域和漏极区域对称。然而在配置RX并联晶体管SH(RX)的MISFET QN中，在接收端子RX侧上的区域定义为漏极区域，而在GND端子侧上的区域定义为源极区域。另外，MISFET QN的栅极电极经由栅极电阻器GR耦合到控制端子VTX。栅极电阻器GR属于用于防止高频信号向控制端子VTX中泄漏的隔离电阻器。换而言之，栅极电阻器GR具有衰减高频信号的功能。
这里，在发送时，即使当RX串联晶体管SE(RX)在关断状态中时，发送信号仍然向接收端子RX侧泄漏，因为RX串联晶体管SE(RX)具有关断电容。然而，如果可以在接收端子RX处充分反射向接收端子RX侧泄漏的发送信号，则可以抑制向接收端子RX侧泄漏的发送信号。也就是说，提供在接收端子RX与GND端子之间提供的RX并联晶体管SH(RX)以便在接收端子RX处充分反射发送信号。
可以通过将接收端子RX接地到GND来实现在接收端子RX处充分反射作为高频信号的发送信号。换而言之，如果有可能在接收端子RX与GND端子之间设置尽可能低的阻抗，则可以在接收端子RX处充分反射发送信号。出于这一原因，在发送时，在接收端子RX侧上，通过关断RX串联晶体管SE(RX)而接通RX并联晶体管SH(RX)来将接收端子RX和GND端子相互电耦合。因此，即使发送信号向接收端子RX侧泄漏，也可以抑制向接收端子RX侧泄漏的发送信号，因为可以在接收端子RX处充分反射该发送信号。
RX并联晶体管SH(RX)例如包括一个MISFET QN。这里不同于TX并联晶体管SH(TX)，未串联耦合多个MISFET QN的原因在于：在接收时，仅小功率接收信号流入接收端子RX，并且根据它的关系，甚至可以在一个MISFET QN处充分保证击穿电压。另外，期望甚至在RX并联晶体管SH(RX)处减少RX并联晶体管SH(RX)的接通电阻。也就是说，这是因为当接通RX并联晶体管SH(RX)时，接收端子RX和GND端子将相互电耦合，然而在这一情况下，如果RX并联晶体管SH(RX)的接通电阻高，则在接收端子RX与GND端子之间的阻抗将增加，并因而不能在接收端子RX处充分反射向接收端子RX侧泄漏的发送信号。然而即使在RX并联晶体管SH(RX)处，当过量增加栅极宽度以减少其接通电阻时，经由RX并联晶体管SH(RX)的关断电容从天线端子ANT(OUT)向GND端子泄漏的接收信号增加。出于这一原因，配置RX并联晶体管SH(RX)的MISFET QN1的栅极宽度不能与TX串联晶体管SE(TX)一样增加，因为有必要抑制从发送端子TX向GND端子泄漏的发送信号的增加。根据上文，配置RX并联晶体管SH(RX)的一个MISFETQN的栅极宽度(Wg＝W4)变得小于配置RX串联晶体管SE(RX)的各MISFET QN的栅极宽度。
如上文所述配置根据比较例子的天线开关ASW。下文将描述其操作。首先将描述在发送时的操作。在图3中，在发送时，接通TX串联晶体管SE(TX)和RX并联晶体管SH(RX)，并且关断TX并联晶体管SH(TX)和RX串联晶体管SE(RX)。因此，发送端子TX和天线端子ANT(OUT)相互电耦合，并且接收端子RX和天线端子ANT(OUT)彼此电切断。因而，从发送端子TX向天线端子ANT(OUT)输出发送信号。这时，虽然RX串联晶体管SE(RX)关断，但是存在关断电容。因此，作为高频信号的发送信号的部分将经由RX串联晶体管SE(RX)的关断电容向接收端子RX泄漏。然而由于RX并联晶体管SH(RX)接通，所以接收端子RX和GND端子相互电耦合，并且在接收端子RX与GND端子之间的阻抗置于低阻抗状态。出于这一原因，在接收端子RX处充分反射已经向接收端子RX侧泄漏的发送信号。因而，抑制了向接收端子RX泄漏发送信号，并因此从发送端子TX向天线端子ANT(OUT)对发送信号进行高效地发送。以这一方式从天线端子ANT(OUT)输出发送信号。
接着将描述在接收时的操作。在图3中，在接收时，接通RX串联晶体管SE(RX)和TX并联晶体管SH(TX)，并且关断RX并联晶体管SH(RX)和TX串联晶体管SE(TX)。因此，接收端子RX和天线端子ANT(OUT)相互电耦合，并且发送端子TX和天线端子ANT(OUT)彼此电切断。因而，从天线端子ANT(OUT)向接收端子RX发送接收信号。这时，虽然TX串联晶体管SE(TX)关断，但是存在关断电容。因此，作为高频信号的接收信号的部分将经由TX串联晶体管SE(TX)的关断电容向发送端子TX侧泄漏。然而由于TX并联晶体管SH(TX)接通，所以发送端子TX和GND端子相互电耦合，并且在发送端子TX与GND端子之间的阻抗置于低阻抗状态。出于这一原因，在发送端子TX处充分反射已经向发送端子TX侧泄漏的接收信号。因而，从天线端子ANT(OUT)向接收端子RX侧高效发送接收信号，因为抑制了向发送端子TX泄漏接收信号。以这一方式从天线端子ANT(OUT)向接收端子RX侧发送接收信号。
<比较例子中的天线开关的问题>
虽然如上文所述配置根据比较例子的天线开关ASW，但是比较例子中的天线开关ASW引起发送信号的非线性(谐波失真)增加的问题。要求天线开关ASW具有用于保证高功率发送信号的高质量并且减少生成对其它频率频带中的通信有不利影响的干扰波(高阶谐波)的性能。然而在根据比较例子的天线开关ASW中，特别是生成高阶谐波成为问题。下文将描述这一问题如何出现的机制。
图4是示出了比较例子的天线开关ASW在发送时的状态的电路图。在图4中，在天线开关ASW的天线端子ANT(OUT)与GND端子之间耦合的负载假设为负载ZL，并且在天线开关ASW的接收端子RX与GND端子之间耦合的负载假设为负载ZO。在这一状态中，考虑从天线开关ASW的发送端子TX输入具有功率Pin的发送信号这样的情况。这时，在天线开关ASW中，TX串联晶体管SE(TX)和RX并联晶体管SH(RX)接通，并且TX并联晶体管SH(TX)和RX串联晶体管SE(RX)关断。因此，向在发送端子TX与GND端子之间耦合的TX并联晶体管SH(TX)和向在天线端子ANT(OUT)与接收端子RX之间耦合的RX串联晶体管SE(RX)施加与向负载ZL施加的电压幅度基本上相同的电压幅度。这一电压幅度的最大值假设为电压幅度VL(peak)。
现在将关注TX并联晶体管SH(TX)。由于TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的五个MISFET QN1至QN5，所以电压幅度VL(peak)视为向这些MISFET QN1至QN5中的各MISFET QN等分和分布。也就是说，如图5中所示，向配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5中的各MISFET QN理想地施加电压幅度VL(peak)/5。然而实际上，不会向五个MISFET QN1至QN5中的各MISFET QN施加相等电压幅度VL(peak)/5。实际上，如图6中所示，分别向五个MISFET QN1至QN5施加电压幅度VL1(peak)至VL5(peak)。即向MISFET QN1施加电压幅度VL1(peak)，向MISFET QN2施加电压幅度VL2(peak)。类似地，向MISFETQN3施加电压幅度VL3(peak)，向MISFET QN4施加电压幅度VL4(peak)。另外，向MISFET QN5施加电压幅度VL5(peak)。这时，在电压幅度VL1(peak)至VL5(peak)之间建立以下关系：电压幅度VL1(peak)＞电压幅度VL2(peak)＞电压幅度VL3(peak)＞电压幅度VL4(peak)＞电压幅度VL5(peak)。即在MISFETQN1至QN5之中，在与GND端子更近的位置设置的晶体管将具有向其施加的更小电压幅度。换而言之，向在与发送端子TX更近的位置设置的晶体管施加更大电压幅度。具体而言，在配置TX并联晶体管SH(TX)的MISFET QN1至QN5之中，向MISFET QN1施加的电压幅度VL1(peak)变得最大。
描述即使对于如上所述各自具有相同结构的MISFET QN1至QN5而言，施加的电压幅度仍然变得非均匀而未等分的原因。向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度的非均匀性的起因例如包括如下文所示起因。也就是说，相应MISFETQN1至QN5的到半导体衬底(耦合到GND电势)的寄生电容、与各MISFET QN1至QN5的栅极电极耦合的栅极电阻器GR的到半导体衬底的寄生电容和耦合到MISFET QN1至QN5的布线的到半导体衬底的寄生电容的存在变成这一问题的起因。这些寄生电容的存在造成向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度的非均匀性。
图7是在等效电路中示出了在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5的图。也就是说，在发送端子TX与GND端子之间形成包括串联耦合的MISFET QN1至QN5的TX并联晶体管SH(TX)。在图7中示出了发送信号的发送时间并且TX并联晶体管SH(TX)关断。在这一状态中，配置TX并联晶体管SH(TX)的所有MISFET QN1至QN5关断。因而，关断的MISFET QN1至QN5可以分别由在源极区域与漏极区域之间生成的关断电容Coff1至Coff5代表。因此，在图7中用串联耦合的五个关断电容Coff1至Coff5示出了串联耦合的MISFET QN1至QN5。由于MISFET QN1至QN5具有相互类似的结构，所以作为等效电路而示出的五个关断电容Coff1至Coff5具有类似静电电容值(Coff1＝Coff2＝Coff3＝Coff4＝Coff5＝Coff)。在图7中用寄生电容Cpara1至Cpara5示出了存在于相应MISFET QN1至QN5中的相应寄生电容(接至GND电势)。形成与相应关断电容Coff1至Coff5对应的寄生电容Cpara1至Cpara5。
在图7中所示等效电路中，考虑向发送端子TX施加发送信号的功率并且在发送端子TX侧上生成电荷量Q这样的情况。这时，假设未存在寄生电容Cpara1至Cpara5，则在关断电容Coff1至Coff5中存储的电荷量都为相同电荷量Q。因而，在无寄生电容Cpara1至Cpara5的理想状态中，关断电容Coff1至Coff5的电容值相同，并且其中积累的电荷量为电荷量Q。因此，向关断电容Coff1至Coff5施加的电压幅度变得彼此相等。
然而实际上，存在寄生电容Cpara1至Cpara5。出于这一原因，例如在寄生电容Cpara1中积累电荷量Q中的电荷量Qa。因此，在关断电容Coff1中存储电荷量Q-Qa。另外，由于在寄生电容Cpara2中积累电荷量Qa，所以在关断电容Coff2中积累电荷量Q-2Qa。类似地，在关断电容Coff3中积累电荷量Q-3Qa，并且在关断电容Coff4中积累电荷量Q-4Qa。然后，在关断电容Coff5中积累电荷量Q-5Qa。如果从这一观点来看考虑寄生电容Cpara1至Cpara5，则在关断电容Coff1至Coff5中存储的电荷量互不相同。具体而言，在与发送端子TX最近的关断电容Coff1中积累的电荷量最大(电荷量为Q-Qa)，并且在关断电容中积累的电荷量随着关断电容离开发送端子TX并且迫近GND端子而变得更小。然后，在耦合到GND端子的关断电容Coff5中存储的电荷量最小(电荷量为Q-5Qa)。这时，由于关断电容Coff1至Coff5的静电电容值彼此相等，所以分别向关断电容Coff1至Coff5施加的电压幅度分别与在关断电容Coff1至Coff5中积累的电荷量成比例。在这一情况下，由于在关断电容Coff1至Coff5中积累的电荷量互不相同，所以向关断电容Coff1至Coff5施加的电压幅度并不均匀而为非均匀的。具体而言，向关断电容Coff1施加的电压幅度最大，并且施加的电压幅度从关断电容Coff2到关断电容Coff4逐渐减少。然后，施加的电压幅度在耦合到GND端子的关断电容Coff5处变得最小。因此，当不考虑寄生电容Cpara1至Cpara5时，在发送端子TX与GND端子之间施加的最大电压幅度的五分之一是向相应关断电容Coff1至Coff5施加的最大电压幅度。另一方面，由于实际存在寄生电容Cpara1至Cpara5，所以向关断电容Coff1至Coff5施加的电压幅度如上文所述变得非均匀。例如，由于向关断电容Coff1施加最大电压，所以不少于在发送端子TX与GND端子之间施加的最大电压幅度的五分之一的大电压幅度变成向关断电容Coff1施加的最大电压幅度。
如上文所述，可以理解当在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)关断的情形下考虑寄生电容时，向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度变得非均匀。
接着将给出对如下情况的描述，在该情况下，在向各MISFETQN1至QN5施加的电压幅度变得非均匀时，高阶谐波的生成增加。图8是用于说明当在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)关断时配置TX并联晶体管SH(TX)的五个MISFETQN1至QN5的等效电路的图。如图8中所示，当MISFET QN1至QN5关断时，它们可以分别由在漏极区域DR与源极区域SR之间形成的关断电容(即在耦合到漏极区域DR的布线与耦合到源极区域SR的布线之间形成的线间电容Cds、在漏极区域DR与栅极电极GE之间形成的电容Cgd和在源极区域SR与栅极电极GE之间形成的电容Cgs)代表。这时，虽然线间电容Cds近似恒定，但是在漏极区域DR与栅极电极GE之间形成的电容Cgd和在源极区域SR与栅极电极GE之间形成的电容Cgs适于作为可变电容。这是因为在配置源极区域SR和漏极区域DR的扩散层(半导体区域)中形成的耗尽层的宽度变化。也就是说，对于电容Cgd和电容Cgs存在静电电容值与施加的电压值的相关性。
图9是示出了在电容Cgd(电容Cgs)与在栅极电极GE与漏极区域DR之间施加的电压Vgd(在栅极电极GE与源极区域SR之间施加的电压Vgs)之间的关系。可以理解，如图9中所示，电容Cgd(电容Cgs)参照电压Vgd(电压Vgs)大量变化。可以理解，表明电容Cgd(电容Cgs)的变化的这一曲线是包括多个非线性分量的曲线。因而，向电压Vgd(电压Vgs)施加的电压幅度越高，电容Cgd(电容Cgs)的静电电容值的变化就越大。由于也如根据图9清楚的那样，电容Cgd(电容Cgs)的电容变化是非线性的，所以根据非线性电容Cgd(电容Cgs)的变化来生成高阶谐波。
向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度变得非均匀。因而，向与发送端子TX最接近地耦合的MISFET QN1施加的电压幅度变大。这一电压幅度对应于在MISFETQN1的源极区域与漏极区域之间施加的电压幅度。在MISFET QN1的源极区域与漏极区域之间施加的电压幅度增加这样的事实同时意味着在MISFET QN1的源极区域与栅极电极之间施加的电压幅度或者在漏极区域与栅极电极之间施加的电压幅度增加。因此，MISFET QN1的电压Vgd或者电压Vgs的变化将增加，并且电容Cgd(电容Cgs)的电容变化将根据这一变化而增加。因而，高阶谐波增加在电容变化的非线性上的反映。也就是说，由于在比较例子中向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度变得非均匀，所以向与发送端子TX最近耦合的MISFET QN1施加的电压幅度比所需增加更多，由此增加了高阶谐波的生成。
另外，将在比较例子中描述高阶谐波生成的增加。例如，大寄生电容等增加向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度的非均匀性。在这一情况下，例如向MISFET QN1施加的电压幅度变得极端大于均匀等分的电压幅度的平均值。因此，在MISFET QN1的源极区域与漏极区域之间施加的电压可能超过MISFET QN1的击穿电压(在源极区域与漏极区域之间的击穿电压BVds)。另一方面，例如在耦合到GND端子的MISFET QN5中，向其施加的电压幅度变得小于均匀等分的电压幅度的平均值。当向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度的非均匀性以这一方式增加时，特别是仅向其施加大电压幅度的MISFET QN1将击穿。然后，来自击穿的MISFET QN1的高阶谐波的生成将增加。
图10是示出了击穿的MISFET QN1和与MISFET QN1关联的电压波形以及非击穿的MISFET QN5和与MISFET QN5关联的电压波形的图。在图10中，在下方的非击穿的MISFET QN5的电压波形具有与正弦波接近的形状并且几乎未生成非线性分量。另一方面，由于击穿的MISFET QN1的电压波形如图正弦波的上部被限幅那样变化，所以非线性将骤然增加。因此，由于非线性而生成高阶谐波将从击穿的MISFET QN1增加。
如上文所述，主要从关断的TX并联晶体管SH(TX)生成从天线开关输出的高阶谐波。可以理解，具体而言当向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度的非均匀性增加时，高阶谐波的生成增加。因此，为了抑制从天线开关输出的高阶谐波，如果可以抑制向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度的非均匀性，则这已足够。因此，在根据下文所示第一实施例的天线开关中将给出与能够抑制向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度的非均匀性的技术思想有关的描述。
<根据第一实施例的天线开关的电路配置>
随后，将说明根据第一实施例的天线开关的电路配置。虽然将在本说明书中主要描述图1中所示单频带便携电话1中所用天线开关ASW的电路配置，但是图2中所示双频带便携电话1中所用天线开关ASW的电路配置也几乎与之类似。
图11是示出了根据第一实施例的天线开关ASW的电路配置的图。如图11中所示，根据第一实施例的天线开关ASW具有发送端子TX、接收端子RX和天线端子ANT(OUT)。根据第一实施例的天线开关ASW包括在发送端子TX与天线端子ANT(OUT)之间的TX串联晶体管SE(TX)并且包括在接收端子RX与天线端子ANT(OUT)之间的RX串联晶体管SE(RX)。另外，根据第一实施例的天线开关ASW具有在发送端子TX与GND端子之间的TX并联晶体管SH(TX)并且具有在接收端子RX与GND端子之间的RX并联晶体管SH(RX)。在天线开关ASW中形成的发送端子TX电耦合到图1中所示功率放大器HPA。接收端子RX电耦合到图1中所示低噪声放大器LNA。这时可以认为由于低噪声放大器LNA是接收电路的部分，所以天线开关ASW的接收端子RX电耦合到接收电路。另外，在天线开关ASW中形成的天线端子ANT(OUT)电耦合到图1中所示天线ANT。
在根据图11中所示第一实施例的天线开关ASW中，TX串联晶体管SE(TX)、RX串联晶体管SE(RX)和RX并联晶体管SH(RX)在配置上类似于图3中所示比较例子中的那些晶体管。也就是说，即使在根据第一实施例的天线开关ASW中，TX串联晶体管SE(TX)例如包括在发送端子TX与天线端子ANT(OUT)之间串联耦合的五个MISFET QN。RX串联晶体管SE(RX)例如包括在天线端子ANT(OUT)与接收端子RX之间串联耦合的五个MISFET QN。另外，RX并联晶体管SH(RX)例如包括在接收端子RX与GND端子之间耦合的一个MISFET QN。
这里，根据第一实施例的天线开关ASW的特性在于TX并联晶体管SH(TX)的配置。如上文所述，当输出高功率发送信号时，从关断的TX并联晶体管SH(TX)生成的高阶谐波具体带来问题。据此，在第一实施例中，通过改进根据比较例子的TX并联晶体管SH(TX)的配置以便抑制从关断的TX并联晶体管SH(TX)生成高阶谐波来抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
将具体说明作为第一实施例的特征的TX并联晶体管SH(TX)的配置。即使在根据图11中所示第一实施例的天线开关ASW中，TX并联晶体管SH(TX)例如包括在发送端子TX与GND端子之间串联耦合的五个MISFET QN1至QN5。虽然这一点与比较例子相同，但是本实施例与比较例子不同在于配置第一实施例的TX并联晶体管SH(TX)的五个MISFET QN1至QN5被配置成在栅极宽度上互不相同。也就是说，在比较例子中，配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5的栅极宽度Wg被配置成彼此相同(参照图3(Wg＝W3))，而在本实施例中，配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5的栅极宽度Wg被配置成互不相同。具体而言，如图11中所示，假设MISFET QN1的栅极宽度Wg＝Wa，MISFETQN2的栅极宽度Wg＝Wb，MISFET QN3的栅极宽度Wg＝Wc，MISFETQN4的栅极宽度Wg＝Wd，并且MISFET QN5的栅极宽度Wg＝We，以建立关系Wa＞Wb＞Wc＞Wd＞We这样的方式形成MISFET QN1至QN5的栅极电极。换而言之，可以认为第一实施例的特征在于在多个MISFET QN1至QN5中，它们的栅极宽度Wg从与接近GND端子的一侧耦合的MISFET QN5到与接近发送端子TX的一侧耦合的MISFETQN1逐渐增加。因此，根据第一实施例，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
下文将参照附图给出对如下情况的描述，在该情况下，根据第一实施例中的天线开关，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
图12是在等效电路中示出了在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5的图。也就是说，在发送端子TX与GND端子之间形成包括串联耦合的MISFET QN1至QN5的TX并联晶体管SH(TX)。然而在图12中示出了发送信号的发送时间并且TX并联晶体管SH(TX)关断。在这一状态中，配置TX并联晶体管SH(TX)的所有MISFET QN1至QN5关断。因而，关断的MISFET QN1至QN5可以分别由在源极区域与漏极区域之间生成的关断电容Coff1至Coff5代表。因此，在图12中用串联耦合的五个关断电容Coff1至Coff5示出了串联耦合的MISFET QN1至QN5。
这里，第一实施例的特征在于在发送端子TX与GND端子之间串联耦合的五个关断电容Coff1至Coff5的电容值互不相同。也就是说，在第一实施例中，设置五个关断电容Coff1至Coff5的电容值以便满足关系Coff1＞Coff2＞Coff3＞Coff4＞Coff5。
在图12中，用寄生电容Cpara1至Cpara5示出了在相应MISFETQN1至QN5中存在的寄生电容(接到GND电势)。形成与相应关断电容Coff1至Coff5对应的寄生电容Cpara1至Cpara5。
在图12中所示等效电路图中，考虑向发送端子TX施加发送信号的功率并且在发送终端TX侧上生成电荷量Q这样的情况。这时，存在寄生电容Cpara1至Cpara5。出于这一原因，例如在寄生电容Cpara1中积累电荷量Q中的电荷量Qa。因此，在关断电容Coff1中存储电荷量Q-Qa。另外，由于在寄生电容Cpara2中积累电荷量Qa，所以在关断电容Coff2中积累电荷量Q-2Qa。类似地，在关断电容Coff3中积累电荷量Q-3Qa，并且在关断电容Coff4中积累电荷量Q-4Qa。然后，在关断电容Coff5中积累电荷量Q-5Qa。如果从这一点来看考虑寄生电容Cpara1至Cpara5，则在关断电容Coff1至Coff5中存储的电荷量互不相同。具体而言，在与发送端子TX最近的关断电容Coff1中积累的电荷量最大(电荷量为Q-Qa)，并且在关断电容中积累的电荷量随着关断电容离开发送端子TX并且迫近GND端子而变得更小。然后，在耦合到GND端子的关断电容Coff5中存储的电荷量变得最小(电荷量为Q-5Qa)。
如图12中所示，当向关断电容Coff1施加的电压幅度为电压幅度VL1(peak)、向关断电容Coff2施加的电压幅度为电压幅度VL2(peak)、向关断电容Coff3施加的电压幅度为电压幅度VL3(peak)、向关断电容Coff4施加的电压幅度为电压幅度VL4(peak)，并且向关断电容Coff5施加的电压幅度为电压幅度VL5(peak)时，根据电容公式获得VL1(peak)∝(Q-Qa)/Coff1、VL2(peak)∝(Q-2Qa)/Coff2、VL3(peak)∝(Q-3Qa)/Coff3、VL4(peak)∝(Q-4Qa)/Coff4并且VL5(peak)∝(Q-5Qa)/Coff5。
因此，当关断电容Coff1至Coff5的静电电容值如在比较例子中那样彼此相等时，分别向关断电容Coff1至Coff5施加的电压幅度VL1(peak)至电压幅度VL5(peak)与在关断电容Coff1至Coff5中积累的电荷量成比例。由于在这一情况下在关断电容Coff1至Coff5中存储的电荷量互不相同，所以向关断电容Coff1至Coff5施加的电压幅度并不均匀而是非均匀的。具体而言，向关断电容Coff1施加的电压幅度变得最大，并且施加的电压幅度从关断电容Coff2到关断电容Coff4逐渐减少。然后，施加的电压幅度在耦合到GND端子的关断电容Coff5处变得最小。
另一方面，在第一实施例中，关断电容Coff1至Coff5的静电电容值互不相同。配置它们以便满足关系Coff1＞Coff2＞Coff3＞Coff4＞Coff5。出于这一原因，在第一实施例中，在电容公式(V＝Q/C)处，不仅置于分母的电荷量而且置于分子的关断电容变化。在第一实施例中，在关断电容Coff1至Coff5，电荷量如Q-Qa＞Q-2Qa＞Q-3Qa＞Q-4Qa＞Q-5Qa这样减少，并且对应地，关断电容也如Coff1＞Coff2＞Coff3＞Coff4＞Coff5这样减少。因而，
Figure BSA00000473680400261
这意味着
Figure BSA00000473680400263
Figure BSA00000473680400264
也就是说，在第一实施例中，配置关断电容Coff1至Coff5的静电电容值以便满足关系Coff1＞Coff2＞Coff3＞Coff4＞Coff5，从而可以均匀化分别向关断电容Coff1至Coff5施加的电压幅度VL1(peak)至VL5(peak)。换而言之，根据第一实施例，当在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以使分别向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度均匀。因此，根据第一实施例，由于抑制了向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度的非均匀性，所以抑制了大电压幅度向具体MISFET(具体为串联耦合到发送端子TX的MISFET QN1)的施加，由此使得难于由于向具体MISFET施加大电压幅度而引起击穿。因此，根据第一实施例，可以获得的显著优点在于可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
如上文所述，在第一实施例中的技术思想在于给出在发送端子TX与GND端子之间提供的TX并联晶体管SH(TX)作为一项发明。具体而言，在第一实施例中的技术思想的实质在于为了配置TX并联晶体管SH(TX)，以各自表明在关断的MISFET的源极区域与漏极区域之间的电容的关断电容从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置在发送端子TX与GND端子之间串联耦合的多个MISFET。
通过关注各MISFET的关断电容与各MISFET的栅极宽度的尺寸基本上成比例这样的事实来体现上述技术思想。具体而言，以MISFET的栅极宽度从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置在发送端子TX与GND端子之间串联耦合的多个MISFET。因此，当TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以均匀化分别向配置TX并联晶体管SH(TX)的MISFET QN1至QN5施加的电压幅度。
也就是说，虽然第一实施例的特征在于以关断电容Coff1至Coff5的静电电容满足关系Coff1＞Coff2＞Coff3＞Coff4＞Coff5这样的方式变化多个MISFET的栅极宽度，但是有用于以满足这一关系的方式变化MISFET的栅极宽度的已知各种方法。下文将给出具体对在线性函数基础上变化多个MISFET的栅极宽度这样的情况和在二次函数基础上变化多个MISFET的栅极宽度这样的情况的描述作为用于以满足上文引用的关系Coff1＞Coff2＞Coff3＞Coff4＞Coff5这样的关系变化多个MISFET的栅极宽度的例子。然而在第一实施例中的技术思想并不限于此而是甚至可以应用于在三次、四次和五次函数基础上或者在指数函数基础上变化MISFET的栅极宽度时。即使在这些情况下，仍然可以使向配置TX并联晶体管SH(TX)的多个MISFET施加的电压幅度均匀。因而，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
图13是示出了在串联耦合于发送端子TX与GND端子之间的MISFET的数目与相应MISFET的栅极宽度Wg之间的关系的图形。图13示出了水平轴表明串联耦合的MISFET的数目而竖直轴表明MISFET的各栅极宽度Wg的大小。在图13中，第一MISFET是直接耦合到发送端子TX的MISFET，并且第二、第三、第四、第五、第六和第七MISFET分别是以从第二MISFET到第七MISFET逐渐迫近GND端子侧这样的方式设置的MISFET。然后，第八MISFET是直接耦合到GND端子的MISFET。也就是说，图13的例子示出了其中从发送端子TX到GND端子串联耦合第一至第八MISFET的配置。
首先将说明以此为依据的图13中所示图形(1)。如根据图13清楚的那样，图形(1)示出了所有第一至第八MISFET的栅极宽度Wg恒定的例子并且对应于比较例子。
接着将说明图13中所示图形(2)。图形(2)示出了栅极宽度Wg从第一MISFET到第八MISFET在线性函数基础上逐渐减少这样的情况。也就是说，图形(2)示出了如下例子，在该例子中以MISFET的栅极宽度Wg从与接近发送端子TX的一侧耦合的MISFET到与接近GND端子的一侧耦合的MISFET在线性函数基础上逐渐减少这样的方式配置在发送端子TX与GND端子之间串联耦合的八个MISFET。换而言之，图形(2)示出了如下例子，在该例子中以MISFET的栅极宽度Wg从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在线性函数基础上逐渐增加这样的方式配置在发送端子TX与GND端子之间串联耦合的八个MISFET。
随后，将说明图13中所示图形(3)。图形(3)示出了栅极宽度Wg从第一MISFET到第八MISFET在二次函数基础上逐渐减少这样的情况。也就是说，图形(3)示出了如下例子，在该例子中以MISFET的栅极宽度Wg从与接近发送端子TX的一侧耦合的MISFET到与接近GND端子的一侧耦合的MISFET在二次函数基础上逐渐减少这样的方式配置在发送端子TX与GND端子之间串联耦合的八个MISFET。换而言之，图形(3)示出了如下例子，在该例子中以MISFET的栅极宽度Wg从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在二次函数基础上逐渐增加这样的方式配置在发送端子TX与GND端子之间串联耦合的八个MISFET。
根据上文可以认为图13的图形(1)示出了配置TX并联晶体管SH(TX)的多个MISFET的栅极宽度是均匀的这样的配置，而图13的图形(2)示出了如下配置，在该配置中随着配置TX并联晶体管SH(TX)的多个MISFET的栅极宽度从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐转变而在线性函数基础上增加MISFET的栅极宽度Wg。另外，可以认为图13的图形(3)示出了如下配置，在该配置中随着配置TX并联晶体管SH(TX)的多个MISFET的栅极宽度从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET转变而在二次函数基础上增加MISFET的栅极宽度Wg。
随后，将给出与在具有图13的图形(1)至(3)中各图形所示结构的TX并联晶体管SH(TX)关断时向构成TX并联晶体管SH(TX)的第一至第八MISFET中的各MISFET施加的电压幅度有关的描述。
图14是示出了在串联耦合于发送端子TX与GND端子之间的MISFET的数目与向相应MISFET施加的电压幅度VL(peak)之间的关系的图形。在图14中，水平轴表明串联耦合的MISFET的数目而竖直轴表明向相应MISFET施加的各电压幅度VL(peak)的量值。在图14中，第一MISFET是直接耦合到发送端子TX的MISFET，并且第二、第三、第四、第五、第六和第七MISFET分别是以从第二MISFET到第七MISFET逐渐迫近GND端子侧这样的方式设置的MISFET。然后，第八MISFET是直接耦合到GND端子的MISFET。也就是说，图14的例子示出了从发送端子TX到GND端子串联耦合第一至第八MISFET这样的配置。
首先将说明以此为依据的图14中所示图形(1)。图14中所示图形(1)是与图13的图形(1)中所示结构(栅极宽度均匀)对应的图形。可以理解，如图14的图形(1)中所示，分别向配置TX并联晶体管SH(TX)的第一至第八MISFET施加的电压幅度VL(peak)变得非均匀。具体而言，可以理解向第一MISFET施加的电压幅度VL(peak)变得最大并且向各MISFET施加的电压幅度VL(peak)从第二MISFET到第八MISFET逐渐减少。因此可以理解在示出了比较例子的图14的图形(1)中，向配置TX并联晶体管SH(TX)的第一至第八MISFET中的各MISFET施加的电压幅度VL(peak)的非均匀性增加，并且向其施加最大电压幅度VL(peak)的第一MISFET可能击穿。因而，高阶谐波的生成可以视为由于关断的第一MISFET击穿而增加。
接着将说明图14中所示图形(2)。图14中所示图形(2)是与图13的图形(2)中所示结构(栅极宽度在线性函数基础上变化)对应的图形。可以理解在图14的图形(2)中，分别向配置TX并联晶体管SH(TX)的第一至第八MISFET施加的电压幅度VL(peak)的非均匀性与图14的图形(1)相比有所缓解。具体而言，可以理解在第一至第五MISFET中，向各MISFET施加的电压幅度VL(peak)逐渐减少，而在第六至第八MISFET中，向各MISFET施加的电压幅度VL(peak)逐渐增加。因而可以理解在图14的图形(2)中，向第一至第八MISFET施加的电压幅度VL(peak)的非均匀性(变化)减少，因为向MISFET施加的电压幅度VL(peak)没有如在图14的图形(1)中那样在第一MISFET与第八MISFET之间单调减少。因此可以理解在第一实施例中的一个例子(图14的图形(2))中，可以抑制向配置TX并联晶体管SH(TX)的第一至第八MISFET中的各MISFET施加的电压幅度VL(peak)的非均匀性，并因而可以抑制高阶谐波的生成。
随后，将说明图14的图形(3)。图14中所示图形(3)是与图13的图形(3)中所示结构(栅极宽度在二次函数基础上变化)对应的图形。可以理解在图14的图形(3)中，分别向配置TX并联晶体管SH(TX)的第一至第八MISFET施加的电压幅度VL(peak)的非均匀性与图14的图形(1)相比有所缓解。具体而言，可以理解在第一至第八MISFET中，向MISFET施加的电压幅度VL(peak)基本上是均匀的。因而，理解在图14的图形(3)中，向第一至第八MISFET施加的电压幅度VL(peak)的非均匀性(变化)与示出了比较例子的图14的图形(1)相比有所减少。因此可以理解在第一实施例中的一个例子(图14的图形(3))中，可以抑制向配置TX并联晶体管SH(TX)的第一至第八MISFET施加的电压幅度VL(peak)的非均匀性，并因而可以抑制高阶谐波的生成。
比较说明第一实施例一个例子的图14的图形(2)(栅极宽度在线性函数基础上变化)和图14的图形(3)(栅极宽度在二次函数基础上变化)，即使在两种情况下仍然可以使分别向第一至第八MISFET施加的电压幅度VL(peak)的非均匀性(变化)小于比较例子(图14的图形(1))。另外可以理解当比较图14的图形(2)与图14的图形(3)时，图14的图形(3)实现使分别向第一至第八MISFET施加的电压幅度VL(peak)的非均匀性(变化)进一步小于图14的图形(2)。据此可以理解当配置TX并联晶体管SH(TX)的多个MISFET的栅极宽度在线性函数基础上变化和多个MISFET的栅极宽度在二次函数基础上变化时，从均匀化分别向MISFET施加的电压幅度这样的观点来看期望是后者。
如上文所述，第一实施例的特征在于以MISFET的栅极宽度从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置在发送端子TX与GND端子之间串联耦合的MISFET。下文将描述实施这一特征的MISFET的布局配置。在说明MISFET的布局配置时，首先将描述天线开关的装配配置，随后将描述天线开关形成于其中的半导体芯片的布局配置。然后，将描述形成于半导体芯片中的各MISFET的布局配置。
<根据第一实施例的天线开关的装配配置>
接着，将描述第一实施例中的天线开关ASW的装配配置。根据第一实施例的天线开关ASW将一个RF模块RFM与功率放大器HP配置在一起。图15是示出了第一实施例中的RF模块RFM的装配配置的透视图。如图15中所示，在本实施例中的RF模块RFM包括在布线板WB之上装配的半导体芯片CHP1、半导体芯片CHP2和无源部件PC。半导体芯片CHP1是例如配置功率放大器HPA的LDMOSFET(横向扩散金属氧化物半导体场效应晶体管：横向扩散MOSFET)等形成于其中的半导体芯片。另一方面，半导体芯片CHP2是例如配置天线开关ASW的MISFET等形成于其中的半导体芯片。无源部件PC例如包括无源元件如电阻性元件(例如芯片电阻器)、电容性元件(例如芯片电容器)或者电感性元件(例如芯片电感器)并且包括芯片部分。无源部件PC例如是配置匹配电路的无源部件等。
在布线板WB之上装配的半导体芯片CHP1用接线耦合到在布线板WB之上形成的导体图案。另外，导体图案耦合到无源部件PC。类似地，在布线板WB之上装配的半导体芯片CHP2用接线耦合到在布线板WB之上形成的导体图案。半导体芯片CHP1、半导体芯片CHP2和无源部件PC以这一方式经由导体图案相互电耦合。
<天线开关形成于其中的半导体芯片的布局配置>
随后，将描述天线开关ASW形成于其中的半导体芯片CHP2的布局配置。图16是示出了根据第一实施例的天线开关ASW形成于其中的半导体芯片CHP2的平面图。如图16中所示，半导体芯片CHP2包括在矩形半导体衬底(SOI衬底)1S之上形成的多个端子和多个元件。具体而言，在图16中，有在半导体衬底1S的上部形成的接收端子RX和GND端子GND(RX)，并且有在GND端子GND(RX)的下侧上形成的包括一个MISFET的RX并联晶体管SH(RX)。在RX并联晶体管SH(RX)的下侧上形成包括五个MISFET的RX串联晶体管SE(RX)。然后，在RX并联晶体管SH(RX)和RX串联晶体管SE(RX)的右侧上形成栅极电阻器GR。在栅极电阻器GR的更远右侧上形成控制端子VTX和控制端子VRX。
在RX串联晶体管SE(RX)的下侧上形成天线端子ANT(OUT)。在天线端子ANT(OUT)的下侧上形成包括五个MISFET的TX串联晶体管SE(TX)。另外，在TX串联晶体管SE(TX)的下侧上形成发送端子TX，并且经由栅极电阻GR在TX串联晶体管SE(TX)的右侧上形成并联晶体管SH(TX)。TX并联晶体管SH(TX)包括五个MISFET，并且在TX并联晶体管SH(TX)的上部形成GND端子GND(TX)。
这里，在第一实施例中，以MISFET的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置在GND端子GND(TX)与发送端子TX之间串联耦合的五个MISFET。
另一方面，图17是示出了根据比较例子的天线开关ASW形成于其中的半导体芯片CHP2的平面图。虽然图17中所示比较例子具有与图16中所示第一实施例的布局配置几乎类似的布局配置，但是TX并联晶体管SH(TX)的配置不同于第一实施例的配置。也就是说，虽然TX并联晶体管SH(TX)甚至在图17中所示比较例子中也包括五个MISFET，但是所有五个MISFET的栅极宽度变得相同。
<TX并联晶体管的布局配置>
接着将参照附图描述第一实施例中的TX并联晶体管SH(TX)的布局配置。图18是示出了第一实施例中的TX并联晶体管SH(TX)的布局配置的平面图。在图18中，在发送端子TX与GND端子GND(TX)之间形成TX并联晶体管SH(TX)。TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5。具体而言，从发送端子TX开始到GND端子GND(TX)依次相互串联耦合MISFET QN1至QN5。
下文将依次说明配置TX并联晶体管SH(TX)的五个MISFETQN1至QN5的布局配置。
首先将说明MISFET QN1的布局配置。如图18中所示，以梳齿形状形成电耦合到其对应发送端子TX的漏极布线DL1。在以梳齿形状形成的漏极布线DL1之下的层在半导体衬底内形成MISFETQN1的漏极区域(未示出)。MISFET QN1的漏极区域经由塞(未示出)电耦合到漏极布线DL1。另一方面，与以梳齿形状形成的漏极布线DL1相对地形成梳齿状源极布线SL1。在以梳齿形状形成的源极布线SL1之下的层在半导体衬底内形成MISFET QN1的源极区域(未示出)。MISFET QN1的源极区域经由塞(未示出)电耦合到源极布线SL1。也就是说，以使配置漏极布线DL1一部分的梳齿状电极和配置源极布线SL1一部分的梳齿状电极相互交替地对接这样的方式形成漏极布线DL1和源极布线SL1。然后，在均对接的漏极布线DL1的梳齿状电极与源极布线SL1的梳齿状电极之间形成用于MISFET QN1的单位栅极电极G。由于这时配置漏极布线DL1一部分的梳齿状电极为复数并且配置源极布线SL1一部分的梳齿状电极的数目也为复数，所以在漏极布线DL1的梳齿状电极与源极布线SL1的梳齿状电极之间形成的间隙也以复数存在，并且在以复数存在的间隙中分别形成单位栅极电极G。这些单位栅极电极G相互电耦合并且电耦合到在图18的左侧上提供的它们的对应栅极电阻器GR。
这里，在图18中所示MISFET QN1中，在纸面的水平方向上并排布置十二个单位栅极电极G。假设在十二个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN1的十二个单位栅极电极G统称为“栅极电极”，MISFET QN1的栅极电极将包括十二个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第一实施例中，MISFET QN1的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN1的栅极宽度Wg由用作单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图18中所示MISFET QN1的栅极宽度Wg采用由指状物长度为FL的十二个指状物FG限定的值(Wa)。
随后，将说明MISFET QN2的布局配置。如图18中所示，MISFET QN1的源极布线SL1作为MISFET QN2的漏极布线DL2来工作。以梳齿形状形成漏极布线DL2，并且在以梳齿形状形成的漏极布线DL2之下的层在半导体衬底内形成MISFET QN2的漏极区域(未示出)。MISFET QN1的漏极区域经由塞(未示出)电耦合到漏极布线DL2。另一方面，与以梳齿形状形成的漏极布线DL2相对地形成梳齿状源极布线SL2。在以梳齿形状形成的源极布线SL2之下的层在半导体衬底内形成MISFET QN2的源极区域(未示出)。MISFET QN2的源极区域经由塞(未示出)电耦合到源极布线SL2。也就是说，以使配置漏极布线DL2一部分的梳齿状电极和配置源极布线SL2一部分的梳齿状电极相互交替地对接这样的方式形成漏极布线DL2和源极布线SL2。然后，在对接的漏极布线DL2的梳齿状电极与源极布线SL2的梳齿状电极之间形成用于MISFET QN2的单位栅极电极G。由于这时配置漏极布线DL2一部分的梳齿状电极的数目为复数并且配置源极布线SL2一部分的梳齿状电极的数目也为复数，所以在漏极布线DL2的梳齿状电极与源极布线SL2的梳齿状电极之间形成的间隙也以复数存在，并且在以复数存在的间隙中分别形成单位栅极电极G。这些单位栅极电极G相互电耦合并且电耦合到在图18的左侧上提供的它们的对应栅极电阻器GR。
这里，在图18中所示MISFET QN2中，在纸面的水平方向上并排布置八个单位栅极电极G。假设在八个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN2的八个单位栅极电极G统称为“栅极电极”，MISFET QN2的栅极电极将包括八个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第一实施例中，MISFET QN2的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN2的栅极宽度Wg由用作单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图18中所示MISFET QN2的栅极宽度Wg采用由指状物长度为FL的八个指状物FG限定的值(Wb)。
接着，将说明MISFET QN3的布局配置。如图18中所示，MISFET QN2的源极布线SL2作为MISFET QN3的漏极布线DL3来工作。以梳齿形状形成漏极布线DL3，并且在以梳齿形状形成的漏极布线DL3之下的层在半导体衬底内形成MISFET QN3的漏极区域(未示出)。MISFET QN3的漏极区域经由塞(未示出)电耦合到漏极布线DL3。另一方面，与以梳齿形状形成的漏极布线DL3相对地形成梳齿状源极布线SL3。在以梳齿形状形成的源极布线SL3之下的层在半导体衬底内形成MISFET QN3的源极区域(未示出)。MISFET QN3的源极区域经由塞(未示出)电耦合到源极布线SL3。也就是说，以使配置漏极布线DL3一部分的梳齿状电极和配置源极布线SL3一部分的梳齿状电极相互交替地对接这样的方式形成漏极布线DL3和源极布线SL3。然后，在对接的漏极布线DL3的梳齿状电极与源极布线SL3的梳齿状电极之间形成用于MISFET QN3的单位栅极电极G。由于这时配置漏极布线DL3一部分的梳齿状电极的数目为复数并且配置源极布线SL3一部分的梳齿状电极的数目也为复数，所以在漏极布线DL3的梳齿状电极与源极布线SL3的梳齿状电极之间形成的间隙也以复数存在，并且在以复数存在的间隙中分别形成单位栅极电极G。这些单位栅极电极G相互电耦合并且电耦合到在图18的左侧上提供的它们的对应栅极电阻器GR。
这里，在图18中所示MISFET QN3中，在纸面的水平方向上并排布置六个单位栅极电极G。假设在六个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN3的六个单位栅极电极G统称为“栅极电极”，MISFET QN3的栅极电极将包括六个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第一实施例中，MISFET QN3的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN3的栅极宽度Wg由用作单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图18中所示MISFET QN3的栅极宽度Wg采用由指状物长度为FL的六个指状物FG限定的值(Wc)。
接着，将说明MISFET QN4的布局配置。如图18中所示，MISFET QN3的源极布线SL3作为MISFET QN4的漏极布线DL4来工作。以梳齿形状形成漏极布线DL4，并且在以梳齿形状形成的漏极布线DL4之下的层在半导体衬底内形成MISFET QN4的漏极区域(未示出)。MISFET QN4的漏极区域经由塞(未示出)电耦合到漏极布线DL4。另一方面，与以梳齿形状形成的漏极布线DL4相对地形成梳齿状源极布线SL4。在以梳齿形状形成的源极布线SL4之下的层在半导体衬底内形成MISFET QN4的源极区域(未示出)。MISFET QN4的源极区域经由塞(未示出)电耦合到源极布线SL4。也就是说，以使配置漏极布线DL4一部分的梳齿状电极和配置源极布线SL4一部分的梳齿状电极相互交替地对接这样的方式形成漏极布线DL4和源极布线SL4。然后，在对接的漏极布线DL4的梳齿状电极与源极布线SL4的梳齿状电极之间形成用于MISFET QN4的单位栅极电极G。由于这时配置漏极布线DL4一部分的梳齿状电极的数目为复数并且配置源极布线SL4一部分的梳齿状电极的数目也为复数，所以在漏极布线DL4的梳齿状电极与源极布线SL4的梳齿状电极之间形成的间隙也以复数存在，并且在以复数存在的间隙中分别形成单位栅极电极G。这些单位栅极电极G相互电耦合并且电耦合到在图18的左侧上提供的它们的对应栅极电阻器GR。
这里，在图18中所示MISFET QN4中，在纸面的水平方向上并排布置四个单位栅极电极G。假设在四个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN4的四个单位栅极电极G统称为“栅极电极”，MISFET QN4的栅极电极将包括四个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第一实施例中，MISFET QN4的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN4的栅极宽度Wg由用作单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图18中所示MISFET QN4的栅极宽度Wg采用由指状物长度为FL的四个指状物FG限定的值(Wd)。
接着，将说明MISFET QN5的布局配置。如图18中所示，MISFET QN4的源极布线SL4作为MISFET QN5的漏极布线DL5来工作。以梳齿形状形成漏极布线DL5，并且在以梳齿形状形成的漏极布线DL5之下的层在半导体衬底内形成MISFET QN5的漏极区域(未示出)。MISFET QN5的漏极区域经由塞(未示出)电耦合到漏极布线DL5。另一方面，与以梳齿形状形成的漏极布线DL5相对地形成梳齿状源极布线SL5。在以梳齿形状形成的源极布线SL5之下的层在半导体衬底内形成MISFET QN5的源极区域(未示出)。MISFET QN5的源极区域经由塞(未示出)电耦合到源极布线SL5。也就是说，以使配置漏极布线DL5一部分的梳齿状电极和配置源极布线SL5一部分的梳齿状电极相互交替地对接这样的方式形成漏极布线DL5和源极布线SL5。然后，在对接的漏极布线DL5的梳齿状电极与源极布线SL5的梳齿状电极之间形成用于MISFET QN5的单位栅极电极G。由于这时配置漏极布线DL5一部分的梳齿状电极的数目为复数并且配置源极布线SL5一部分的梳齿状电极的数目也为复数，所以在漏极布线DL5的梳齿状电极与源极布线SL5的梳齿状电极之间形成的间隙也以复数存在，并且在以复数存在的间隙中分别形成单位栅极电极G。这些单位栅极电极G相互电耦合并且电耦合到在图18的左侧上提供的它们的对应栅极电阻器GR。附带提一点，源极布线SL5耦合到GND端子GND(TX)。
这里，在图18中所示MISFET QN5中，在纸面的水平方向上并排布置四个单位栅极电极G。假设在四个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN5的四个单位栅极电极G统称为“栅极电极”，MISFET QN5的栅极电极将包括四个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第一实施例中，MISFET QN5的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN5的栅极宽度Wg由用作单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图18中所示MISFET QN5的栅极宽度Wg采用由指状物长度为FL的四个指状物FG限定的值(We)。
在第一实施例中，以建立MISFET QN1的栅极宽度Wg(Wa)＞MISFET QN2的栅极宽度Wg(Wb)＞MISFET QN3的栅极宽度Wg(Wc)＞MISFET QN4的栅极宽度Wg(Wd)＝MISFET QN5的栅极宽度Wg(We)这样的关系这样的方式以上述方式布局配置TX并联晶体管SH(TX)。也就是说，在第一实施例中，通过改变指状物FG的数目而使各指状物FG的指状物长度FL恒定而以MISFET的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置MISFET QN1至QN5。因此，当TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以使向配置TX并联晶体管SH(TX)的相应MISFET QN1至QN5施加的电压幅度均匀。
具体而言，图18中所示TX并联晶体管SH(TX)的布局配置示出了如下布局配置的例子，其中在MISFET QN1至QN5中，MISFET的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在二次函数基础上逐渐增加。
这里，第一实施例的特征在于在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5中，MISFET的栅极宽度从与接近GND端子的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加。这可以由Wa＞Wb＞Wc＞Wd＞We代表，其中分别以Wa至We表示MISFET QN1至QN5的栅极宽度Wg。
在当包括MISFET QN1至QN5的TX并联晶体管SH(TX)关断时均匀化向相应MISFET QN1至QN5的施加的电压幅度方面，优选地建立上述关系Wa＞Wb＞Wc＞Wd＞We。然而在图18中所示布局配置中，建立关系Wa＞Wb＞Wc＞Wd＝We。即使在这一情况下，与比较例子(Wa＝Wb＝Wc＝Wd＝We)相比可以充分均匀化向相应MISFET QN1至QN5的施加的电压幅度。因而，可以充分抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。也就是说，在第一实施例中的期望形式为如下情况，在该情况下建立关系Wa＞Wb＞Wc＞Wd＞We，但是用于实现以第一实施例中的技术思想解决问题的条件将不限于上述关系。例如，即使当建立图18的布局配置中所示关系Wa＞Wb＞Wc＞Wd＝We时，与比较例子相比也可以实现抑制高阶谐波的生成这样的目的。也就是说，在第一实施例中的技术思想在于如果在可解决问题的范围中将它上位概念化，则以表明在关断的MISFET的源极区域与漏极区域之间提供的电容的关断电容增加这样的方式至少配置在配置TX并联晶体管SH(TX)的多个MISFET中的耦合到发送端子TX的MISFET而不是耦合到GND端子GND(TX)的MISFET。因此，与比较例子(Wa＝Wb＝Wc＝Wd＝We)相比可以充分均匀化分别向配置TX并联晶体管SH(TX)的多个MISFET施加的电压幅度。因而，可以获得的显著优点在于可以充分抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
<TX并联晶体管的布局配置(第一修改)＞
接着将参照附图说明第一修改中的TX并联晶体管SH(TX)的布局配置。图19是示出了第一修改中的TX并联晶体管SH(TX)的布局配置的平面图。在图19中，在发送端子TX与GND端子GND(TX)之间形成TX并联晶体管SH(TX)。TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5。具体而言，从发送端子TX到GND端子GND(TX)依次串联耦合MISFET QN1至QN5。
如根据图19清楚的那样，配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5的相应栅极电极形成有十二个指状物FG(单位栅极电极G)。也就是说，在第一修改中，五个MISFET QN1至QN5的栅极电极分别由数目相同的指状物FG形成。然而在第一修改中，在相应五个MISFET QN1至QN5中包含的指状物FG的指状物长度互不相同。具体而言，在MISFET QN1的指状物长度FL1、MISFETQN2的指状物长度FL2、MISFET QN3的指状物长度FL3、MISFET QN4的指状物长度FL4和MISFET QN5的指状物长度FL5之间建立关系FL1＞FL2＞FL3＞FL4＞FL5。这时，MISFET QN1至QN5的栅极宽度Wg分别由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。在本修改中，MISFET QN1至QN5的指状物FG的数目(十二个)相同，但是它们的指状物长度互不相同。因此，以建立关系FL 1＞FL2＞FL3＞FL4＞FL5这样的方式分别设置指状物长度。因而，在第一修改中，可以用建立MISFET QN1的栅极宽度Wg(Wa)＞MISFETQN2的栅极宽度Wg(Wb)＞MISFET QN3的栅极宽度Wg(Wc)＞MISFET QN4的栅极宽度Wg(Wd)＞MISFET QN5的栅极宽度Wg(We)这样的关系这样的方式布局配置TX并联晶体管SH(TX)。
也就是说，在第一修改中，通过改变指状物FG的指状物长度FL 1至FL5而使指状物FG的数目恒定而以MISFET的栅极宽度Wg从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET逐渐增加这样的方式配置MISFETQN1至QN5。因此，当TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以使向配置TX并联晶体管SH(TX)的相应MISFET QN1至QN5施加的电压幅度均匀。
以这一方式布局配置的第一修改(参照图19)与第一实施例(参照图18)相比具有以下优点。即由于在图18中所示布局配置例子中在MISFET QN1至QN5中变化指状物FG(单位栅极电极G)的数目，所以形成阶梯式布局配置，从而额外空间区域大大增加。对照而言，在图19中所示布局配置例子中，仅变化指状物长度FL 1至FL5而不改变MISFET QN1至QN5中的指状物FG(单位栅极电极G)的数目。因此有可能将各MISFET QN1至QN5的外形匹配于矩形形状。换而言之，由于在图19中所示布局配置例子中未形成额外空间区域，所以可以高效布局MISFET QN1至QN5。因而，在本修改中，可以小型化包括TX并联晶体管SH(TX)的天线开关ASW形成于其中的半导体芯片CHP2。
<TX并联晶体管的布局配置(第二修改)＞
接着将参照附图说明第二修改中的TX并联晶体管SH(TX)的布局配置。图20是示出了第二修改中的TX并联晶体管SH(TX)的布局配置的平面图。在图20中，在发送端子SH(TX)与GND端子GND(TX)之间形成TX并联晶体管SH(TX)。TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的MISFETQN1至QN5。具体而言，从发送端子TX到GND端子GND(TX)依次串联耦合MISFET QN1至QN5。
图20中所示TX并联晶体管SH(TX)的布局配置示出了如下布局配置的例子，其中在MISFET QN1至QN5中，MISFET的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在线性函数基础上逐渐增加。
这里，在图20中所示MISFET QN1中，在纸面的水平方向上并排布置十二个单位栅极电极G。假设在十二个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN1的十二个单位栅极电极G统称为“栅极电极”，MISFET QN1的栅极电极将包括十二个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第二修改中，MISFET QN1的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN1的栅极宽度Wg由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图20中所示MISFET QN1的栅极宽度Wg采用由指状物长度为FL的十二个指状物FG限定的值(Wa)。
在图20中所示的MISFET QN2中，在纸面的水平方向上并排布置十个单位栅极电极G。假设在十个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN2的十个单位栅极电极G统称为“栅极电极”，MISFET QN2的栅极电极将包括十个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第二修改中，MISFET QN2的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN2的栅极宽度Wg由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图20中所示MISFET QN2的栅极宽度Wg采用由指状物长度为FL的十个指状物FG限定的值(Wb)。
此外，在图20中所示的MISFET QN3中，在纸面的水平方向上并排布置八个单位栅极电极G。假设在八个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN3的八个单位栅极电极G统称为“栅极电极”，MISFET QN3的栅极电极将包括八个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第二修改中，MISFET QN3的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN3的栅极宽度Wg由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图20中所示MISFET QN3的栅极宽度Wg采用由指状物长度为FL的八个指状物FG限定的值(Wc)。
在图20中所示的MISFET QN4中，在纸面的水平方向上并排布置六个单位栅极电极G。假设在六个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN4的六个单位栅极电极G统称为“栅极电极”，MISFET QN4的栅极电极将包括六个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第二修改中，MISFET QN4的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN4的栅极宽度Wg由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图20中所示MISFET QN4的栅极宽度Wg采用由指状物长度为FL的六个指状物FG限定的值(Wd)。
类似地，在图20中所示中MISFET QN5中，在纸面的水平方向上并排布置四个单位栅极电极G。假设在四个栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN5的四个单位栅极电极G统称为“栅极电极”，MISFET QN5的栅极电极将包括四个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第二修改中，MISFET QN5的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFETQN5的栅极宽度Wg由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图20中所示MISFET QN5的栅极宽度Wg采用由指状物长度为FL的四个指状物FG限定的值(We)。
在第二修改中，以这一方式以建立MISFET QN1的栅极宽度Wg(Wa)＞MISFET QN2的栅极宽度Wg(Wb)＞MISFET QN3的栅极宽度Wg(Wc)＞MISFET QN4的栅极宽度Wg(Wd)＞MISFET QN5的栅极宽度Wg(We)这样的关系。以MISFET QN5至MISFET QN1的栅极宽度在线性函数基础上增加这样的方式布局配置TX并联晶体管SH(TX)。也就是说，在第二修改中，通过改变指状物FG的数目而使各指状物FG的指状物长度FL恒定而以MISFET的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在线性函数基础上逐渐增加这样的方式配置MISFET QN1至MISFET QN5。因此，当TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以使向配置TX并联晶体管SH(X)的相应MISFET QN1至QN5施加的电压幅度均匀。
附带提一点，即使在第二修改中仍然可以如在第一修改中那样通过仅改变指状物长度而不改变指状物FG(单位栅极电极G)的数目来从与接近GND端子GND(TX)的一侧耦合的MISFET到与接近发送端子TX的一侧耦合的MISFET在线性函数基础上逐渐增加MISFET的栅极宽度。
<TX并联晶体管的布局配置(第三修改)>
接着将参照附图说明第三修改中的TX并联晶体管SH(TX)的布局配置。图21是示出了第三修改中的TX并联晶体管SH(TX)的布局配置的平面图。在图21中，在发送端子TX与GND端子GND(TX)之间形成TX并联晶体管SH(TX)。TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5。具体而言，从发送端子TX到GND端子GND(TX)依次串联耦合MISFET QN1至QN5。
这里，在图21中所示MISFET QN1至QN3中，在纸面的水平方向上并排布置十个单位栅极电极G。假设在十个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN1至QN3的十个单位栅极电极G统称为“栅极电极”，并且MISFET QN1至QN3的栅极电极将分别包括十个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第三修改中，MISFET QN1至QN3的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN1至QN3的栅极宽度Wg分别由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图21中所示MISFET QN1至QN3的栅极宽度Wg分别采用由指状物长度为FL的十个指状物FG限定的值(W3a)。
在图21中所示MISFET QN4和QN5中，在纸面的水平方向上并排布置六个单位栅极电极G。假设在六个单位栅极电极G之中，一个单位栅极电极G称为“指状物FG”，并且配置MISFET QN4和QN5的六个单位栅极电极G统称为“栅极电极”，并且MISFET QN4和QN5的栅极电极将分别包括六个指状物FG。假设指状物FG的长度称为“指状物长度FL”，可以认为在第三修改中，MISFET QN4和QN5的栅极电极由如下指状物结构配置，在该结构中以线段式指状物FG为单位，多个指状物FG布置于与其线段相交的方向上，并且多个指状物FG相互电耦合。这时，MISFET QN4和QN5的栅极宽度Wg分别由作为单位的指状物FG的指状物长度FL和指状物FG的数目限定。例如，图21中所示MISFET QN4和QN5的栅极宽度Wg分别采用由指状物长度为FL的六个指状物FG限定的值(W3b)。
即使当以这一方式建立图21的布局配置中所示关系W3a＝W3a＝W3a＞W3b＝W3b时，与比较例子相比仍然可以实现抑制高阶谐波的生成这样的目的。也就是说，在第三修改中的技术思想在于在配置TX并联晶体管SH(TX)的多个MISFET中，以增加表明在关断的MISFET的源极区域与漏极区域之间提供的电容的关断电容这样的方式至少配置耦合到发送端子TX的MISFET QN1而不是耦合到GND端子GND(TX)的MISFET QN5。因此，与比较例子(Wa＝Wb＝Wc＝Wd＝We)相比可以充分均匀化分别向配置TX并联晶体管SH(TX)的多个MISFET QN1至QN5施加的电压幅度。因而，可以充分抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
<天线开关的器件结构>
接着将说明配置天线开关的各MISFET的器件结构。要求天线开关具有用于保证高功率发送信号的高质量并且减少对其它频率频带中的通信有不利影响的干扰波(高阶谐波)的生成的性能。因此，当使用各场效应晶体管作为配置天线开关的切换元件时，要求场效应晶体管不仅具有用于具有高击穿电压特性的性能而且具有可以减少高阶谐波失真的性能。
因此，使用在寄生电容小并且线性优良的GaAs衬底或者蓝宝石衬底之上形成的场效应晶体管(例如HEMT(高电子迁移率晶体管))作为配置天线开关的场效应晶体管以便实现低损耗和低谐波失真。然而，高频特性优良的化合物半导体衬底昂贵并且从减少天线开关成本考虑并非优选。为了实现减少天线开关的成本，使用在廉价的硅衬底之上形成的场效应晶体管是有效的。然而，廉价的硅衬底与昂贵的化合物半导体衬底相比具有大寄生电容并且具有比在化合物半导体衬底之上形成的场效应晶体管更高的谐波失真。
因此，从实现减少天线开关的成本考虑，将具体在如下假设下描述第一实施例：即使在由在硅衬底之上形成的场效应晶体管配置天线开关时仍然可以尽可能多地减少在天线开关中生成的谐波失真。具体而言，第一实施例将说明其中在SOI(绝缘体上硅)衬底之上形成各MISFET QN的例子。在第一实施例中，将说明配置TX并联晶体管SE(TX)、RX串联晶体管SE(RX)、TX并联晶体管SH(TX)和RX并联晶体管SH(RX)的各MISFET QN的结构。
图22是示出了第一实施例中的MISFET的器件结构的平面图。在图22中，MISFET QN耦合到布局成交替定位的源极布线SL和漏极布线DL。然后，在源极布线SL与漏极布线DL之间形成单位栅极电极G。MISFET QN的源极区域(在图22中未示出)经由塞PLG1耦合到源极布线SL。MISFET QN的漏极区域(在图22中未示出)经由塞PLG2耦合到漏极布线DL。
接着将说明MISFET QN的横截面结构。图23是示出了MISFETQN的横截面的横截面图。在图23中，嵌入式绝缘层BOX形成于它的对应半导体衬底(支撑衬底)SUB之上，并且硅层形成于嵌入式绝缘层BOX之上。SOI衬底由半导体衬底SUB、嵌入式绝缘层BOX和硅层形成。然后，在SOI衬底之上形成MISFET QN。在SOI衬底的硅层中形成体区域BD。体区域BD例如由硼等p型杂质的引入于其中的p型半导体区域形成。在体区域BD之上形成栅极绝缘膜GOX1，并且在栅极绝缘膜GOX1之上形成单位栅极电极G。栅极绝缘膜GOX 1例如由氧化硅膜形成。另一方面，单位栅极电极G由多晶硅膜PF和硅化钴膜CS的层叠膜形成。形成配置单位栅极电极G一部分的硅化钴膜CS用于减少单位栅极电极G的电阻。
随后，在单位栅极电极G的两侧上的各侧壁中形成侧壁SW，并且在放置于侧壁SW之下的层中的硅层中形成低浓度杂质扩散区域EX1s和EX1d。与单位栅极电极G对准地形成低浓度杂质扩散区域EX1s和EX1d。然后，在低浓度杂质扩散区域EX1s的外侧上形成高浓度杂质扩散区域NR1s，并且在低浓度杂质扩散区域EX1d的外侧上形成高浓度杂质扩散区域NR1d。与侧壁SW对准地形成高浓度杂质扩散区域NR1s和NR1d。另外，在高浓度杂质扩散区域NR1s和NR1d的表面中形成硅化钴膜CS。源极区域SR由低浓度杂质扩散区域EX1s、高浓度杂质扩散区域NR1s和硅化钴膜CS形成。漏极区域DR由低浓度杂质扩散区域EX1d、高浓度杂质扩散区域NR1d和硅化钴膜CS形成。
低浓度杂质扩散区域EX1s和EX1d以及高浓度杂质扩散区域NR1s和NR1d均为n型杂质如磷或者砷引入于其中的半导体区域，其中引入于低浓度杂质扩散区域EX1s和EX1d中的杂质的浓度低于引入于高浓度杂质扩散区域NR1s和NR1d中的杂质的浓度。
如上文所述配置第一实施例中的MISFET QN。下文将描述在MISFET QN之上形成的布线结构。在图23中，形成层间绝缘膜IL以便覆盖第一实施例中的MISFET QN。层间绝缘膜IL例如由氧化硅膜形成。然后，在层间绝缘膜IL中形成到达源极区域SR的接触孔CNT和到达漏极区域DR的接触孔CNT。钛/氮化钛膜和钨膜嵌入于接触孔CNT中以形成塞PLG1和PLG2。在塞PLG1和塞PLG2形成于其中的层间绝缘膜IL之上形成布线L1(源极布线SL、漏极布线DL)。例如，布线L1由钛/氮化钛膜、铝膜和钛/氮化钛膜的层叠膜形成。另外，在布线L1之上形成多层布线，但是在图23中省略这一点。以上述方式形成第一实施例中的MISFET QN。
<第一实施例的优点>
最后将参照附图说明第一实施例中的有利效果。图24是示出了在根据第一实施例的技术思想被应用于的天线开关和根据比较例子的天线开关中在频率为0.9GHz时二阶谐波失真(2HD)与输入功率(Pin)的相关性的图形。在图24中，分别地，水平轴表明输入功率(Pin)而竖直轴表明二阶谐波失真(2HD)。图24中的实线表明的图形对应于根据第一实施例的技术思想被应用于的天线开关，而虚线表明的图形对应于根据比较例子的天线开关。虽然现在在图24中以分贝为单位表达二阶谐波失真(2HD)，但是以分贝为单位的表达表明高阶谐波的量值相对于输入功率的功率衰减多少。也就是说，高阶谐波以分贝为单位的表达越小，功率的衰减就越低，因此这表示高阶谐波的量值增加。因此可以理解，参照图24，在根据比较例子的天线开关中，在输入功率(Pin)达到34dBm或者更高时由于向关断的TX并联晶体管的各MISFET施加的电压幅度的非均匀性而使二阶谐波失真增加。对照而言，在根据第一实施例的天线开关中，可以理解即使使输入功率(Pin)为37dBm左右仍然可以充分抑制二阶谐波的生成。具体而言，根据第一实施例中的天线开关，可以理解与比较例子相比可以将频率为0.9GHz和输入功率为(Pin)时的二阶谐波失真减少5dB。
随后，图25是示出了在根据第一实施例的技术思想被应用于的天线开关和根据比较例子的天线开关中在频率为0.9GHz时三阶谐波失真(3HD)与输入功率(Pin)的相关性的图形。在图25中，分别地，水平轴表明输入功率(Pin)而竖直轴表明三阶谐波失真(3HD)。图25中的实线表明的图形对应于根据第一实施例的技术思想被应用于的天线开关，而虚线表明的图形对应于根据比较例子的天线开关。虽然现在在图25中以分贝为单位表达三阶谐波失真(3HD)，但是以分贝为单位的表达表明高阶谐波的量值相对于输入功率的功率衰减多少。也就是说，高阶谐波以分贝为单位的表达越小，功率的衰减就越低，因此这表示高阶谐波的量值增加。因此理解，参照图25，在根据比较例子的天线开关中，在输入功率(Pin)达到34dBm或者更高时由于向关断的TX并联晶体管的各MISFET施加的电压幅度的非均匀性而使三阶谐波失真增加。对照而言，在根据第一实施例的天线开关中，可以理解即使输入功率(Pin)为37dBm左右仍然可以充分抑制三阶谐波的生成。具体而言，根据第一实施例中的天线开关，理解与比较例子相比可以将频率为0.9GHz和输入功率为(Pin)时的三阶谐波失真减少5dB。
附带提一点，即使依赖于根据第一修改的天线开关，与比较例子相比仍然可以将在频率为0.9GHz、输入功率(Pin)为35dBm时的二阶谐波失真和三阶谐波失真分别减少5dB。即使在根据第二修改的天线开关中，与比较例子相比仍然可以将在频率为0.9GHz、输入功率(Pin)为35dBm时的二阶谐波失真和三阶谐波失真分别减少4dB。另外，即使在根据第三修改的天线开关中，与比较例子相比仍然可以将在频率为0.9GHz、输入功率(Pin)为35dBm时的二阶谐波失真和三阶谐波失真分别减少3dB。
第二实施例
尽管第一实施例已经说明如下例子，在该例子中将本申请的发明的技术思想应用于TX并联晶体管SE(TX)，但是第二实施例将描述如下例子，在该例子中将本申请的发明的技术思想应用于RX串联晶体管SE(RX)。
考虑如下情况，在该情况下，如图4中所示例如接通TX串联晶体管SE(TX)以使发送端子TX和天线端子ANT(OUT)导通，由此通过发送端子TX从天线端子ANT(OUT)对发送信号进行发送。在这一情况下，如图4中所示，向关断的TX并联晶体管SH(TX)施加电压幅度VL(peak)，并且向关断的RX串联晶体管SE(RX)施加电压幅度VL(peak)。因而，认为按照与如下机制类似的机制甚至在关断的RX串联晶体管SE(RX)时生成高阶谐波，在该机制中由于向配置关断的TX并联晶体管SH(TX)的相应MISFET施加的电压幅度的非均匀性而生成高阶谐波。
然而即使在向TX并联晶体管SH(TX)和RX串联晶体管SE(RX)施加相同电压幅度VL(peak)的情况下，从TX并联晶体管SH(TX)生成高阶谐波而不是从RX串联晶体管SE(RX)生成高阶谐波将引起问题。出于这一原因，第一实施例已经说明如下例子，在该例子中将根据本申请的发明的技术思想应用于TX并联晶体管SH(TX)。
这是因为由于从发送端子TX向GND端子泄漏的发送信号在TX并联晶体管SH(TX)的关断电容大时变大，所以将TX并联晶体管SH(TX)的关断电容设置成RX串联晶体管SE(RX)的关断电容的约十分之一左右。另一方面，在RX串联晶体管SE(RX)中无问题，因为即使当关断电容大时仍然通过接通在接收端子RX与GND端子之间提供的RX并联晶体管SH(RX)将接收端子RX设置成接地电势。也就是说，虽然在RX串联晶体管SE(RX)的关断电容设置得大时从天线端子ANT(OUT)向接收端子RX泄漏的发送信号的量变大但是无问题，因为通过将接收端子RX接地来充分反射已经向接收端子RX泄漏的发送信号。对于RX串联晶体管SE(RX)而言比上述更重要的是需要减少其接通电阻。出于这一原因，即使关断电容变大，仍然增加配置RX串联晶体管SE(RX)的相应MISFET的栅极宽度以便减少接通电阻。
根据上文，在TX并联晶体管SH(TX)与RX串联晶体管SE(RX)之间的不同点在于配置TX并联晶体管SH(TX)的各MISFET的关断电容小于配置RX串联晶体管SE(RX)的各MISFET的关断电容。
现在如图7中所示，例如串联耦合的MISFET的电压幅度的非均匀性将随着寄生电容与关断电容(与接地电容)之比变得更大而增加。如上文所述，TX并联晶体管SH(TX)的关断电容为RX串联晶体管SE(RX)的关断电容的约十分之一左右。由于关断电容与栅极宽度基本上成比例，所以配置TX并联晶体管SH(TX)的各MISFET的栅极宽度为配置RX串联晶体管SE(RX)的各MISFET的栅极宽度的约十分之一左右。另一方面，由于栅极电阻与栅极宽度无关的部分的比例对于寄生电容而言为大，所以TX并联晶体管SH(TX)的寄生电容与RX串联晶体管SE(TX)的寄生电容之差几乎没有。因而，TX并联晶体管SH(TX)的寄生电容与关断电容之比大于RX串联晶体管SE(RX)。出于这一原因，向配置TX并联晶体管SH(TX)的相应MISFET施加的电压幅度的非均匀性增加，因此由它引起的高阶谐波的生成变成问题。
然而由于来自TX并联晶体管SH(TX)的高阶谐波的生成机制与在RX串联晶体管SE(TX)中相同(即使有量值差异)，所以从RX串联晶体管SE(RX)生成高阶谐波。因此，即使在RX串联晶体管SE(RX)中，仍然可以通过应用本申请的发明的技术思想来进一步抑制从天线开关生成的高阶谐波。
图26是示出了根据第二实施例的天线开关ASW的电路配置的图。如图26中所示，根据第二实施例的天线开关ASW具有发送端子TX、接收端子RX和天线端子ANT(OUT)。根据第二实施例的天线开关ASW具有在发送端子TX与天线端子ANT(OUT)之间的TX串联晶体管SE(TX)并且具有在接收端子RX与天线端子ANT(OUT)之间的RX串联晶体管SE(RX)。另外，根据第二实施例的天线开关ASW具有在发送端子TX与GND端子之间的TX并联晶体管SH(TX)并且具有在接收端子RX与GND端子之间的RX并联晶体管SH(RX)。
这里，即使在根据图26中所示第二实施例的天线开关ASW中，TX并联晶体管SH(TX)仍然例如包括在发送端子TX与GND端子之间串联耦合的五个MSIFET QN1至QN5。即使在第二实施例中，与第一实施例一样，配置TX并联晶体管SH(TX)的五个MSIFETQN1至QN5以它们的栅极宽度互不相同这样的方式来配置。也就是说，即使在第二实施例中，配置TX并联晶体管SH(TX)的五个MSIFETQN1至QN5的栅极宽度互不相同。具体而言，如图26中所示，假设MISFET QN1的栅极宽度Wg＝Wa、MISFET QN2的栅极宽度Wg＝Wb、MISFET QN3的栅极宽度Wg＝Wc、MISFET QN4的栅极宽度Wg＝Wd和MISFET QN5的栅极宽度Wg＝We，以建立关系Wa＞Wb＞Wc＞Wd＞We这样的方式来形成MSIFET QN1至QN5的栅极电极。换而言之，可以认为即使在第二实施例中，多个MSIFET QN1至QN5的栅极宽度Wg从与接近GND端子的一侧耦合的MISFET QN5到与接近发送端子TX的一侧耦合的MISFET QN1逐渐增加。因此，根据第二实施例，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
另外，在第二实施例中，以配置RX串联晶体管SE(RX)的五个MISFET QN6至QN10的栅极宽度互不相同这样的方式来配置它们。也就是说，在第二实施例中，配置RX串联晶体管SE(RX)的五个MISFET QN6至QN10的栅极宽度互不相同。具体而言，如图26中所示，假设MISFET QN6的栅极宽度Wg＝Wf、MISFET QN7的栅极宽度Wg＝Wh、MISFET QN8的栅极宽度Wg＝Wi、MISFET QN9的栅极宽度Wg＝Wj和MISFET QN10的栅极宽度Wg＝Wk，以建立关系Wf＞Wh＞Wi＞Wj＞Wk这样的方式来形成MSIFET QN6至QN10的栅极电极。换而言之，可以认为在第二实施例中，多个MSIFET QN6至QN10的栅极宽度Wg从与接近接收端子RX的一侧耦合的MISFET QN10到与接近天线端子ANT(OUT)的一侧耦合的MISFET QN6逐渐增加。因此，根据第二实施例，当输出高功率发送信号时，可以抑制从关断的RX串联晶体管SE(RX)生成的高阶谐波。在如上文所述第二实施例中，可以通过将本申请的发明的技术思想不仅应用于TX并联晶体管SH(TX)而且应用于RX串联晶体管SE(RX)来进一步抑制来自天线开关ASW的高阶谐波的生成。
具体而言，作为用于在配置RX串联晶体管SE(RX)的五个MSIFET QN6至QN10中体现关系Wf＞Wh＞Wi＞Wj＞Wk的手段的一个例子，考虑以MISFET的栅极宽度从与接近接收端子RX的一侧耦合的MISFET到与接近天线端子ANT(OUT)的一侧耦合的MISFET在线性函数基础上或者在二次函数基础上逐渐增加这样的方式进行其布局配置。
附带提一点，根据第二实施例的技术思想的实质在于在配置RX串联晶体管SE(RX)的多个MISFET中以表明在关断的MISFET的源极区域与漏极区域之间提供的电容的关断电容增加这样的方式至少配置耦合到天线端子ANT(OUT)的MISFET而不是耦合到接收端子RX的MISFET。因此，与其中建立Wf＝Wh＝Wi＝Wj＝Wk的情况相比可以充分均匀化分别向配置RX串联晶体管SE(RX)的多个MISFET施加的电压幅度。因而，可以获得的显著优点在于可以充分抑制从关断的RX串联晶体管SE(RX)生成的高阶谐波。
第三实施例
<根据第三实施例的天线开关的电路配置>
本实施例将说明如下例子，在该例子中，静电电容值不同的电容性元件与配置TX并联晶体管SH(TX)的MISFET QN1至QN5并联耦合。
图27是示出了根据第三实施例的天线开关ASW的电路配置的图。如图27中所示，根据第三实施例的天线开关ASW具有发送端子TX、接收端子RX和天线端子ANT(OUT)。根据第三实施例的天线开关ASW具有在发送端子TX与天线端子ANT(OUT)之间的TX串联晶体管SE(TX)并且具有在接收端子RX与天线端子ANT(OUT)之间的RX串联晶体管SE(RX)。另外，根据第三实施例的天线开关ASW具有在发送端子TX与GND端子之间的TX并联晶体管SH(TX)并且具有在接收端子RX与GND端子之间的RX并联晶体管SH(RX)。
这里，即使在根据图27中所示第三实施例的天线开关ASW中，TX并联晶体管SH(TX)仍然例如包括在发送端子TX与GND端子之间串联耦合的五个MISFET QN1至QN5。这时，MISFET QN1至QN5的栅极宽度Wg相同(Wg＝W3)。
然而在第三实施例中，静电电容值不同的电容性元件耦合到除了串联耦合到GND端子的MISFET QN5之外的MISFET QN1至QN4。具体而言，静电电容值为Ca的电容性元件CP1与MISFET QN1并联耦合，并且静电电容值为Cb的电容性元件CP2与MISFET QN2并联耦合。然后，静电电容值为Cc的电容性元件CP3与MISFET QN3并联耦合，并且静电电容值为Cd的电容性元件CP4与MISFET QN4并联耦合。这时，建立Ca＞Cb＞Cc＞Cd。
因而，建立MISFET QN1的关断电容与电容性元件CP1的静电电容值Ca的组合电容＞MISFET QN2的关断电容与电容性元件CP2的静电电容值Cb的组合电容＞MISFET QN3的关断电容与电容性元件CP3的静电电容值Cc的组合电容＞MISFET QN4的关断电容与电容性元件CP4的静电电容值Cd的组合电容＞MISFET QN5的关断电容这样的关系。因此，根据第三实施例，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。也就是说，第一实施例已经实现如下配置：通过使用对配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5的栅极宽度进行改变这样的配置来变化MISFET QN1至QN5的关断电容。对照而言，第三实施例将实施与如下事实等效的配置：通过将静电电容值不同的电容性元件与除了串联耦合到GND端子之外的MISFET QN5之外的MISFETQN1至QN4并联耦合来分别变化MISFET QN1至QN5的关断电容。
具体而言，作为用于在与配置TX并联晶体管SH(TX)的五个MISFET QN1至QN5并联耦合的电容性元件CP1至CP4中体现关系Ca＞Cb＞Cc＞Cd的手段的一个例子，考虑这样的配置：电容性元件CP1至CP4的静电电容值从与接近GND端子的一侧耦合的MISFETQN4到与接近发送端子TX的一侧耦合的MISFET QN1在线性函数基础上或者二次函数基础上逐渐增加。
<TX并联晶体管的布局配置>
接着将参照附图描述第三实施例中的TX并联晶体管SH(TX)和电容性元件CP1至CP4的布局配置。图28是示出了第三实施例中的TX并联晶体管SH(TX)和电容性元件CP1至CP4的布局配置的平面图。在图28中，在发送端子TX与GND端子GND(TX)之间形成TX并联晶体管SH(TX)和电容性元件CP1至CP4。TX并联晶体管SH(TX)包括在发送端子TX与GND端子之间串联耦合的MISFET QN1至QN5。具体而言，从发送端子TX向GND端子GND(TX)依次串联耦合MISFET QN1至QN5。在第三实施例中，MISFET QN1至QN5的栅极宽度相同(指状物长度相同并且指状物数目为四而且相同)。
随后，将说明电容性元件CP1和CP2的布局配置。在图28中，在漏极布线DL1与源极布线SL1之间提供电容性元件CP1。因而，电容性元件CP1与MISFET QN1并联耦合。然后，在漏极布线DL2与源极布线SL2之间提供电容性元件CP2。因此，电容性元件CP2与MISFET QN2并联耦合。然后，在漏极布线DL3与源极布线SL3之间提供电容性元件C3。因而，电容性元件CP3与MISFET QN3并联耦合。类似的，在漏极布线DL4与源极布线SL4之间提供电容性元件C4。因此，电容性元件CP4与MISFET QN4并联耦合。附带提一点，无电容性元件与串联耦合到GND端子GND(TX)的MISFETQN5并联耦合。
这里，如图28中所示，电容性元件CP1的电极面积形成为大于电容性元件CP2的电极面积，并且电容性元件CP2的电极面积成为大于电容性元件CP3的电极面积。另外，电容性元件CP3的电极面积形成为大于电容性元件CP4的电极面积。由于电容性元件的静电电容值与电极面积成比例，所以在图28中建立电容性元件CP1的静电电容值Ca＞电容性元件CP2的静电电容值Cb＞电容性元件CP3的静电电容值Cc＞电容性元件CP4的静电电容值Cd这样的关系。
因此有可能实现与变化相应MISFET QN1至QN5的关断电容这样的配置等效的配置。当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
附带提一点，期望当包括MISFET QN1至QN5的TX并联晶体管SH(TX)关断时在均匀化向相应MISFET QN1至QN5施加的电压幅度方面在上述电容性元件CP1与CP4之间建立关系Ca＞Cb＞Cc＞Cd。
然而用于实现第一实施例中的技术思想将解决的问题(减少高阶谐波)的条件将不限于上述关系或者受上述关系限制。例如，仅串联耦合到发送端子TX的MISFET QN1可以具有与之并联的电容性元件CP1。即使在这一情况下，与无电容性元件的情况相比仍然可以实现抑制高阶谐波的生成这样的目的。也就是说，第一实施例中的技术思想在于如果在可解决问题的范围中将它上位概念化，则在表明当MISFET QN1至QN5关断时在多个MISFET QN1至QN5的源极区域与漏极区域之间的电容的关断电容相同之时在耦合到发送端子TX的MISFET QN1的源极区域与漏极区域之间耦合电容性元件CP1。
因此，与未提供电容性元件的情况相比至少可以充分均匀化分别向配置TX并联晶体管SH(TX)的各MISFET QN1至QN5施加的电压幅度。因而，可以获得的显著优点在于可以充分抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
在第三实施例中，使配置TX并联晶体管SH(TX)的MISFETQN1至QN5的栅极宽度彼此相同，但是不限于此。通过使用将静电电容值不同的电容性元件与MISFET QN1至QN4并联耦合并且如在第一实施例中那样变化五个MISFET QN1至QN5的栅极宽度这样的配置，可以与之结合使用改变相应MISFET QN1至QN5的关断电容这样的配置。
<电容元件的配置>
接着将给出关于与TX并联晶体管SH(TX)并联耦合的电容性元件CP1至CP4的配置的描述。例如，在与用于配置TX并联晶体管SH(TX)的MISFET QN1至QN5的SOI衬底类似的SOI衬底中形成电容性元件CP1至CP4。具体而言，各电容性元件CP1至CP4可以由在SOI衬底之上形成的布线层形成。也就是，各电容性元件CP1至CP4可以例如由如下MIM(金属绝缘体金属)电容形成，在该MIM电容中提供由金属布线制成的下布线作为下电极，在下电极之上形成电容性绝缘膜并且在电容绝缘膜之上形成由金属布线制成的上布线作为上电极。另外，各电容性元件CP1至CP4也可以例如由MOS电容形成。即提供SOI衬底的硅层作为下电极，并且在下电极之上形成与用于MISFET QN1至QN5的栅极绝缘膜同一层的电容性绝缘膜。然后，由与各MISFET QN1至QN5的栅极电极同一层的多晶硅膜在电容性绝缘膜之上形成上电极，由此各电容性元件CP1至CP4也可以例如由MOS电容形成。
<第三实施例的优点>
与其中未提供电容性元件的情况相比，即使根据第三实施例的天线开关仍然能够将频率为0.9GHz而输入功率(Pin)为35dBm时的二阶谐波和三阶谐波分别减少4dB。
<根据第四修改的天线开关的电路配置>
第三实施例已经说明如下例子，在该例子中，分别在配置TX并联晶体管SH(TX)的MISFET QN1至QN5的源极区域与漏极区域之间耦合静电电容值不同的电容元件。本修改将说明如下例子，在该例子中，在配置TX并联晶体管SH(X)的MISFET QN1至QN5的源极区域与栅极电极之间和在其栅极电极与漏极区域之间耦合电容性元件。
图29是示出了根据第四修改的天线开关ASW的电路配置的图。如图29中所示，根据第四修改的天线开关ASW具有与根据第三实施例的天线开关ASW的配置基本上类似的配置。也就是说，即使在根据图29中所示第四修改的天线开关ASW中，TX并联晶体管SH(TX)例如包括在发送端子TX与GND端子之间串联耦合的五个MISFET QN1至QN5。这时，MISFET QN1至QN5的栅极宽度Wg相同(Wg＝W3)。
然而在第四修改中，在除了串联耦合到GND端子的MISFETQN5之外的MISFET QN1至QN4的源极区域与栅极电极之间和在其栅极电极与漏极区域之间耦合电容性元件。具体而言，在MISFET QN1的源极区域与栅极电极之间耦合电容性元件CP1(静电电容值为Ca)，并且在MISFET QN1的栅极电极与漏极区域之间耦合电容性元件CP1’(静电电容值为Ca’)。类似地，在MISFET QN2的源极区域与栅极电极之间耦合电容性元件CP2(静电电容值为Cb)，并且在MISFET QN2的栅极电极与漏极区域之间耦合电容性元件CP2’(静电电容值为Cb’)。然后，在MISFET QN3的源极区域与栅极电极之间耦合电容性元件CP3(静电电容值为Cc)，并且在MISFET QN3的栅极电极与漏极区域之间耦合电容性元件CP3’(静电电容值为Cc’)。另外，在MISFET QN4的源极区域与栅极电极之间耦合电容性元件CP4(静电电容值为Cd)，并且在MISFET QN4的栅极电极与漏极区域之间耦合电容性元件CP4’(静电电容值为Cd’)。这时，建立CaCa’/(Ca+Ca’)＞CbCb’/(Cb+Cb’)＞CcCc’/(Cc+Cc’)＞CdCd’/(Cd+Cd’)。
因而，建立MISFET QN1的关断电容、电容性元件CP1(静电电容值为Ca)和电容性元件CP1’(静电电容值为Ca’)的组合电容＞MISFET QN2的关断电容、电容性元件CP2(静电电容值为Cb)和电容性元件CP2’(静电电容值为Cb’)的组合电容。另外，建立MISFET QN2的关断电容、电容性元件CP2(静电电容值为Cb)和电容性元件CP2’(静电电容值为Cb’)的组合电容＞MISFET QN3的关断电容、电容性元件CP3(静电电容值为Cc)和电容性元件CP3’(静电电容值为Cc’)的组合电容。然后，建立MISFET QN3的关断电容、电容性元件CP3(静电电容值为Cc)和电容性元件CP3’(静电电容值为Cc’)的组合电容＞MISFET QN4的关断电容、电容性元件CP4(静电电容值为Cd)和电容性元件CP4’(静电电容值为Cd’)的组合电容＞MISFET QN5的关断电容这样的关系。因此，根据第四修改，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。也就是说，在第四修改中，在相应MISFETQN1至QN4的源极区域与栅极电极之间和在其栅极电极与漏极区域之间耦合电容性元件。在这一电容配置中，在源极区域与栅极电极之间形成的电容性元件与在栅极电极与漏极区域之间形成的电容性元件的组合电容可以间接地视为已经形成于在各MISFET QN1至QN4的源极区域与漏极区域之间。据此，第四修改的配置等效于第三修改的配置。因而，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
<根据第五修改的天线开关的电路配置>
本修改将说明如下例子，在该例子中，分别在配置TX并联晶体管SH(TX)的MISFET QN1至QN5的源极区域与栅极电极之间、在其栅极电极与漏极区域之间并且在其源极区域与漏极区域之间耦合电容性元件。
图30是示出了根据第五修改的天线开关ASW的电路配置的图。如图30中所示，根据第五修改的天线开关SW具有与根据第三实施例的天线开关ASW的配置基本上类似的配置。也就是说，即使在根据图30中所示的第五修改的天线开关ASW中，发送并联晶体管SH(TX)例如包括在发送端子TX与GND端子之间串联耦合的五个MISFET QN1至QN5。这时，MISFET QN1至QN5的栅极宽度Wg相同(Wg＝W3)。
然而在第五修改中，在除了串联耦合到GND端子的MISFETQN5之外的MISFET QN1至QN4的源极区域与栅极电极之间、在其栅极电极与漏极区域之间并且在其源极区域与漏极区域之间耦合电容性元件。具体而言，在MISFET QN1的源极区域与漏极区域之间形成电容性元件CP1(静电电容值为Ca)，并且在其源极区域与栅极电极之间形成电容性元件CP1’(静电电容值为Ca’)。在MISFET QN1的栅极电极与漏极区域之间耦合电容性元件CP1”(静电电容值Ca”)。类似地，在MISFET QN2的源极区域与漏极区域之间形成电容性元件CP2(静电电容值为Cb)，并且在MISFET QN2源极区域与栅极电极之间形成电容性元件CP2’(静电电容值为Cb’)。另外，在MISFET QN2的栅极电极与漏极区域之间耦合电容性元件CP2”(静电电容值Cb”)。然后，在MISFET QN3的源极区域与漏极区域之间形成电容性元件CP3(静电电容值为Cc)，并且在其源极区域与栅极电极之间耦合电容性元件CP3’(静电电容值为Cc’)。在MISFET QN3的栅极电极与漏极区域之间耦合电容性元件CP3”(静电电容值Cc”)。另外，在MISFET QN4的源极区域与漏极区域之间形成电容性元件CP4(静电电容值为Cd)，并且在其源极区域与栅极电极之间耦合电容性元件CP4’(静电电容值为Cd’)。在MISFETQ)N4的栅极电极与漏极区域之间耦合电容性元件CP4”(静电电容值Cd”)。这时，建立[Ca+Ca’Ca”/(Ca’+Ca”)]＞[Cb+Cb’Cb”/(Cb’+Cb”)]＞[Cc+Cc’Cc”/(Cc’+Cc”)]＞[Cd+Cd’Cd”/(Cd’+Cd”)]。
因而，建立MISFET QN1的关断电容、电容性元件CP1(静电电容值为Ca)、电容性元件CP1’(静电电容值为Ca’)和电容性元件CP1”(静电电容值为Ca”)的组合电容＞MISFET QN2的关断电容、电容性元件CP2(静电电容值为Cb)、电容性元件CP2’(静电电容值为Cb’)和电容性元件CP2”(静电电容值为Cb”)的组合电容。另外，建立MISFET QN2的关断电容、电容性元件CP2(静电电容值为Cb)、电容性元件CP2’(静电电容值为Cb’)和电容性元件CP2”(静电电容值为Cb”)的组合电容＞MISFET QN3的关断电容、电容性元件CP3(静电电容值为Cc)、电容性元件CP3’(静电电容值为Cc’)和电容性元件CP3”(静电电容值为Cc”)的组合电容。然后，建立MISFET QN3的关断电容、电容性元件CP3(静电电容值为Cc)、电容性元件CP3’(静电电容值为Cc’)和电容性元件CP3”(静电电容值为Cc”)的组合电容＞MISFET QN4的关断电容、电容性元件CP4(静电电容值为Cd)、电容性元件CP4’(静电电容值为Cd’)和电容性元件CP4”(静电电容值为Cd”)的组合电容＞MISFET QN5的关断电容这样的关系。因此，根据第五修改，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。也就是说，在第五修改中，在相应MISFET QN1至QN4的源极区域与漏极区域之间，在其源极区域与栅极电极之间并且在其栅极电极与漏极区域之间耦合电容性元件。在这一电容配置中，在源极区域与漏极区域之间形成的电容性元件、在源极区域与栅极电极之间形成的电容性元件和在栅极电极与漏极区域之间形成的电容性元件的组合电容可以间接地视为已经形成于在各MISFET QN1至QN4的源极区域与漏极区域之间。据此，第五修改的配置等效于第三修改的配置。因而，当输出高功率发送信号时，可以抑制从关断的TX并联晶体管SH(TX)生成的高阶谐波。
第四实施例
第一实施例已经说明如下例子，在该例子中，配置TX并联晶体管SH(TX)的各MISFET QN1至QN5由如下单栅极结构的MISFET配置，该单栅极结构的MISFET具有在源极区域与漏极区域之间之上形成的一个单位栅极电极。第四实施例将说明如下例子，在该例子中，配置TX并联晶体管SH(TX)的各MISFET QN1至QN5由如下多栅极结构的MISFET配置，该多栅极结构的MISFET具有在源极区域与漏极区域之间之上形成的多个单位栅极电极。
作为多栅极结构的MISFET，有已知的双栅极结构的MISFET(该双栅极结构的MISFET具有在其源极区域与漏极区域之间之上形成的两个单位栅极电极)、三栅极结构的MISFET(该三栅极结构的MISFET具有在其源极区域与漏极区域之间之上形成的三个单位栅极电极)等。在以下描述中，将描述双栅极结构的MISFET作为多栅极结构的MISFET的一个例子。
在第四实施例中，配置TX并联晶体管SH(TX)的各QN1至QN5由双栅极结构的MISFET形成。
图31是示出了第四实施例中的MISFET的器件结构的平面图。在图31中，双栅极结构的MISFET QM耦合到布局成交替定位的源极布线SL和漏极布线DL。然后，在源极布线SL与漏极布线DL之间形成单位栅极电极G1和单位栅极电极G2。MISFET QM的源极区域(在图31中未示出)经由塞PLG1耦合到源极布线SL。MISFET QM的漏极区域(在图31中未示出)经由塞PLG2耦合到漏极布线DL。
接着将说明双栅极结构的MISFET QM的横截面结构。图32是示出了MISFET QM的横截面的横截面图。在图32中，嵌入式绝缘层BOX形成于它的对应半导体衬底(支撑衬底)SUB之上，并且硅层形成于嵌入式绝缘层BOX之上。SOI衬底由半导体衬底SUB、嵌入式绝缘层BOX和硅层形成。SOI衬底由半导体衬底SUB、嵌入式绝缘层BOX和硅层形成。然后，在SOI衬底之上形成MISFET QM。在SOI衬底的硅层中形成体区域BD。体区域BD例如由硼等P型杂质引入于其中的p型半导体区域形成。在体区域BD的第一区域之上形成栅极绝缘膜GOX1，并且在栅极绝缘膜GOX1之上形成单位栅极电极G1。类似地，在体区域BD的第二区域之上形成栅极绝缘膜GOX1，并且在栅极绝缘膜GOX1之上形成单位栅极电极G2。
栅极绝缘膜GOX1例如由氧化硅膜形成。另一方面，单位栅极电极G1和单位栅极电极G2由多晶硅膜PF和硅化钴膜CS的层叠膜形成。形成配置单位栅极电极G1和单位栅极电极G2的一部分的硅化钴膜CS用于减少单位栅极电极G1和单位栅极电极G2的电阻。
随后，在各单位栅极电极G1和G2的两侧上的各侧壁中形成侧壁SW。在单位栅极电极G1右下方的硅层中形成低浓度杂质扩散区域EX1d。另一方面，在单位栅极电极G2左下方的硅层中形成低浓度杂质扩散区域EX1s。然后，在插入于单位栅极电极G1与单位栅极电极G2之间的硅层中形成低浓度杂质扩散区域EX1。
在低浓度杂质扩散区域EX1d的外侧上形成高浓度杂质扩散区域NR1d，并且在低浓度杂质扩散区域EX1s的外侧上形成高浓度杂质扩散区域NR1s。在低浓度杂质扩散区域EX1的中心形成高浓度杂质扩散区域NR1。在这些高浓度杂质扩散区域NR1s、NR1d和NR1的表面中形成硅化钴膜CS。源极区域SR由低浓度杂质扩散区域EX1s、高浓度杂质扩散区域NR1s和硅化钴膜CS形成。漏极区域DR由低浓度杂质扩散区域EX1d、高浓度杂质扩散区域NR1d和硅化钴膜CS形成。
低浓度杂质扩散区域EX1s、EX1d和EX1以及高浓度杂质扩散区域NR1s、NR1d和NR1均为n型杂质如磷或者砷引入于其中的半导体区域，其中引入于低浓度杂质扩散区域EX1s、EX1d和EX1中的杂质的浓度低于引入于高浓度杂质扩散区域NR1s、NR1d和NR1中的杂质的浓度。
如上文所述配置第四实施例的双栅极结构的MISFET QM。下文将描述在MISFET QM之上形成的布线结构。在图32中，形成层间绝缘膜IL以便覆盖第四实施例中的MISFET QM。层间绝缘膜IL例如由氧化硅膜形成。然后，在层间绝缘膜IL中形成到达源极区域SR的接触孔CNT和到达漏极区域DR的接触孔CNT。向接触孔CNT中嵌入钛/氮化钛膜和钨膜以形成塞PLG1和PLG2。在塞PLG1和塞PLG2形成于其中的层间绝缘膜IL之上形成布线L1(源极布线SL、漏极布线DL)。例如，布线L1由钛/氮化钛膜、铝膜和钛/氮化钛膜的层叠膜形成。另外，在布线L1之上形成多层布线，但是在图32中省略这一点。以上述方式形成第四实施例中的双栅极结构的MISFET QM。
以这一方式配置的双栅极结构的MISFET QM的优点在于可以使它的占用面积小于单栅极结构的MISFET的占用面积。具体而言，在图23中所示单栅极结构的MISFET QN中，在两个单位栅极电极之间形成塞PLG1。对照而言，在图32中所示双栅极结构的MISFET QM中，无需保证塞形成区域，因为在两个单位栅极电极G1与G2之间未形成塞。因此，可以缩小在单位栅极电极G1与单位栅极电极G2之间的间隔。因此理解在双栅极结构的MISFET QM中可以使占用面积小于用于单栅极结构的MISFET QN的占用面积。
下文示出了将本申请的发明的技术思想应用于具有这样的优点的双栅极结构的MISFET QM。也就是说，配置TX并联晶体管SH(TX)的MISFET QN1至Q N5分别包括双栅极结构的MISFET QM。在多个双栅极结构的MISFET QM中，改变指状物(单位栅极电极G1和G2)的数目而将其指状物长度设置为恒定。因此，MISFET QM的栅极宽度从与接近GND端子GND(TX)的一侧耦合的MISFET QM到与接近发送端子TX的一侧耦合的MISFET QM逐渐增加。因而，当TX并联晶体管SH(TX)关断时，即使在考虑寄生电容时仍然可以使向配置TX并联晶体管SH(TX)的相应MISFET QN1至Q N5(多个MISFET QM)施加的电压幅度均匀。
附带提一点，虽然第四实施例已经描述如下例子，在该例子中，配置TX并联晶体管SH(TX)的MISFET QN1至QN5包括双栅极结构的MISFET QM，但是也有可能由单个栅极结构的MISFET QN对配置TX并联晶体管SH(TX)的MISFET QN1至QN5的一部分进行配置而由双栅极结构的MISFET QM配置其另一部分。
尽管已经基于优选实施例具体描述本发明人创造的上述发明，但是本发明并不限于上文引用的实施例。无需赘言，可以对其进行各种改变而不脱离其主旨。
虽然各上述实施例已经说明如下例子，在该例子中天线开关由在SOI衬底之上形成的场效应晶体管配置，但是本申请的发明的技术思想甚至可以应用于例如天线开关由在化合物半导体衬底之上形成的场效应晶体管配置这样的情况。半绝缘衬底用于化合物半导体衬底。半绝缘衬底属于由作为化合物半导体的GaAs衬底形成的如下文所示这样的衬底。也就是说，在禁带宽度大的化合物半导体衬底中，当向其添加某种杂质时在禁带以内形成深能级。然后，置于深能级中的电子和正空穴被固定，并且导带中的电子密度或者价带中的空穴密度变得很低，从而化合物半导体衬底变得如同绝缘体。这样的衬底称为“半绝缘衬底”。在GaAs衬底中，通过过量引入砷或者添加Cr、In、氧等来形成深能级，从而GaAs衬底呈现半绝缘衬底。根据半绝缘衬底，可以减少接到GND的寄生电容。然而即使在这样的情况下，仍然通过应用本申请的发明的技术思想来抑制向串联耦合的MISFET施加的电压幅度的非均匀性，从而可以抑制高阶谐波的进一步生成。
另外，虽然以MISFET所代表的场效应晶体管为例说明了各上述实施例，但是本发明的技术思想可以甚至应用于其中使用结FET(JFET)、HEMT或者双极晶体管的情况。
可以在半导体器件制造业中广泛地利用本发明。

Claims (22)

1.一种半导体器件，包括：
天线开关，包括发送端子、天线端子和接收端子，
其中所述天线开关包括：
(a)在所述发送端子与所述天线端子之间串联耦合的多个第一场效应晶体管；
(b)在所述接收端子与所述天线端子之间串联耦合的多个第二场效应晶体管；
(c)在所述发送端子与GND端子之间串联耦合的多个第三场效应晶体管；以及
(d)在所述接收端子与所述GND端子之间耦合的第四场效应晶体管，并且
其中在所述第三场效应晶体管中，在表明在关断的所述第三场效应晶体管的源极区域与漏极区域之间的电容的关断电容方面，至少耦合到所述发送端子的所述第三场效应晶体管大于耦合到所述GND端子的所述第三场效应晶体管。
2.根据权利要求1所述的半导体器件，其中在所述第三场效应晶体管的栅极宽度方面，至少耦合到所述发送端子的所述第三场效应晶体管大于耦合到所述GND端子的所述第三场效应晶体管。
3.根据权利要求1所述的半导体器件，其中在所述第三场效应晶体管中，各自表明在关断的所述第三场效应晶体管的源极区域与漏极区域之间的电容的所述关断电容从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管逐渐增加。
4.根据权利要求3所述的半导体器件，其中在所述第三场效应晶体管中，各所述第三场效应晶体管的栅极宽度从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管逐渐增加。
5.根据权利要求4所述的半导体器件，其中在所述第三场效应晶体管中，各所述第三场效应晶体管的栅极宽度从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管在线性函数基础上逐渐增加。
6.根据权利要求4所述的半导体器件，其中在所述第三场效应晶体管中，各所述第三场效应晶体管的栅极宽度从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管在二次函数基础上逐渐增加。
7.根据权利要求4所述的半导体器件，
其中各所述第三场效应晶体管的栅极电极包括指状物结构，在所述指状物结构中以各线段式指状物为单位，所述指状物以复数形式布置于与其线段相交的方向上，并且所述指状物相互电耦合，
其中各所述第三场效应晶体管的栅极宽度由作为单位的所述指状物的指状物长度和所述指状物的数目限定，并且
其中在所述第三场效应晶体管中，通过在使使所述指状物的指状物长度恒定的同时改变所述指状物的数目，各所述第三场效应晶体管的栅极宽度从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管逐渐增加。
8.根据权利要求4所述的半导体器件，
其中各所述第三场效应晶体管的栅极电极包括指状物结构，在所述指状物结构中以包括线段的各指状物为单位，所述指状物以复数形式布置于与所述线段相交的方向上，并且所述指状物相互电耦合，
其中各所述第三场效应晶体管的栅极宽度由作为单位的所述指状物的指状物长度和所述指状物的数目限定，并且
其中在所述第三场效应晶体管中，通过在使所述指状物的数目恒定的同时改变各所述指状物的指状物长度，各所述第三场效应晶体管的栅极宽度从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管逐渐增加。
9.根据权利要求1所述的半导体器件，其中在所述第二场效应晶体管中，在表明在关断的所述第二场效应晶体管的源极区域与漏极区域之间的电容的关断电容方面，至少耦合到所述天线端子的所述第二场效应晶体管大于耦合到所述接收端子的所述第二场效应晶体管。
10.根据权利要求9所述的半导体器件，其中在所述第二场效应晶体管的栅极宽度方面，至少耦合到所述天线端子的所述第二场效应晶体管大于耦合到所述接收端子的所述第二场效应晶体管。
11.根据权利要求9所述的半导体器件，其中在所述第二场效应晶体管中，表明在关断的所述第二场效应晶体管的源极区域与漏极区域之间的电容的关断电容从与接近所述接收端子的一侧耦合的所述第二场效应晶体管到与接近所述天线端子的一侧耦合的所述第二场效应晶体管逐渐增加。
12.根据权利要求11所述的半导体器件，其中在所述第二场效应晶体管中，各所述第二场效应晶体管的栅极宽度从与接近所述接收端子的一侧耦合的所述第二场效应晶体管到与接近所述天线端子的一侧耦合的所述第二场效应晶体管逐渐增加。
13.根据权利要求12所述的半导体器件，其中在所述第二场效应晶体管中，各所述第二场效应晶体管的栅极宽度从与接近所述接收端子的一侧耦合的所述第二场效应晶体管到与接近所述天线端子的一侧耦合的所述第二场效应晶体管在线性函数基础上逐渐增加。
14.根据权利要求12所述的半导体器件，其中在所述第二场效应晶体管中，各所述第二场效应晶体管的栅极宽度从与接近所述接收端子的一侧耦合的所述第二场效应晶体管到与接近所述天线端子的一侧耦合的所述第二场效应晶体管在二次函数基础上逐渐增加。
15.一种半导体器件，包括：
天线开关，包括发送端子、天线端子和接收端子，
其中所述天线端子包括：
(a)在所述发送端子与所述天线端子之间串联耦合的多个第一场效应晶体管；
(b)在所述接收端子与所述天线端子之间串联耦合的多个第二场效应晶体管；
(c)在所述发送端子与GND端子之间串联耦合的多个第三场效应晶体管；以及
(d)在所述接收端子与所述GND端子之间耦合的第四场效应晶体管，
其中电容性元件分别耦合于所述第三场效应晶体管中的至少一些第三场效应晶体管的源极区域与漏极区域之间，
其中在所述第三场效应晶体管中，在各自表明在关断的所述第三场效应晶体管的源极区域与漏极区域之间的电容的关断电容相同之时，电容性元件耦合于各自耦合到所述发送端子的各所述第三场效应晶体管的源极区域与漏极区域之间。
16.根据权利要求15所述的半导体器件，
其中电容性元件甚至耦合于与比耦合到所述发送端子的所述第三场效应晶体管更接近所述GND端子的一侧耦合的所述第三场效应晶体管的源极区域与漏极区域之间，并且
其中在耦合到所述发送端子的所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件的电容大于在与比耦合到所述发送端子的所述第三场效应晶体管更接近所述GND端子的一侧耦合的所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件的电容。
17.根据权利要求15所述的半导体器件，
其中电容性元件耦合于所述第三场效应晶体管之中的除了耦合到所述GND端子的所述第三场效应晶体管之外的各所述第三场效应晶体管的源极区域与漏极区域之间，并且
其中所述电容从在与接近所述GND端子的一侧耦合的所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件到在与接近所述发送端子的一侧耦合的所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件逐渐增加。
18.根据权利要求17所述的半导体器件，其中在所述第三场效应晶体管中，所述第三场效应晶体管的所述关断电容与在所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件的组合电容从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管在线性函数基础上逐渐增加。
19.根据权利要求17所述的半导体器件，其中在所述第三场效应晶体管中，所述第三场效应晶体管的所述关断电容与在所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件的组合电容从与接近所述GND端子的一侧耦合的所述第三场效应晶体管到与接近所述发送端子的一侧耦合的所述第三场效应晶体管在二次函数基础上逐渐增加。
20.根据权利要求15所述的半导体器件，其中在所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件直接耦合于所述第三场效应晶体管的源极区域与所述第三场效应晶体管的漏极区域之间。
21.根据权利要求15所述的半导体器件，其中在所述第三场效应晶体管的源极区域与漏极区域之间耦合的所述电容性元件包括在所述第三场效应晶体管的源极区域与所述第三场效应晶体管的栅极电极之间耦合的第一电容性元件和在所述第三场效应晶体管的漏极区域与所述第三场效应晶体管的栅极电极之间耦合的第二电容性元件。
22.根据权利要求1所述的半导体器件，其中配置所述天线开关的所述第一、第二、第三和第四场效应晶体管形成于SOI衬底之上，所述SOI衬底包括支撑衬底、在所述支撑衬底之上形成的嵌入式绝缘层和在所述嵌入式绝缘层之上形成的有源层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109004915A (zh) * 2017-06-07 2018-12-14 株式会社村田制作所 双向开关电路以及开关装置
CN110419163A (zh) * 2017-03-22 2019-11-05 索尼半导体解决方案公司 半导体装置及模块
CN116996056A (zh) * 2023-09-26 2023-11-03 中科海高(成都)电子技术有限公司 一种晶体管堆叠结构、开关电路及电子设备

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9166471B1 (en) 2009-03-13 2015-10-20 Rf Micro Devices, Inc. 3D frequency dithering for DC-to-DC converters used in multi-mode cellular transmitters
US8548398B2 (en) 2010-02-01 2013-10-01 Rf Micro Devices, Inc. Envelope power supply calibration of a multi-mode radio frequency power amplifier
US9214900B2 (en) 2010-04-20 2015-12-15 Rf Micro Devices, Inc. Interference reduction between RF communications bands
US9362825B2 (en) 2010-04-20 2016-06-07 Rf Micro Devices, Inc. Look-up table based configuration of a DC-DC converter
US9553550B2 (en) * 2010-04-20 2017-01-24 Qorvo Us, Inc. Multiband RF switch ground isolation
US9184701B2 (en) 2010-04-20 2015-11-10 Rf Micro Devices, Inc. Snubber for a direct current (DC)-DC converter
US9214865B2 (en) 2010-04-20 2015-12-15 Rf Micro Devices, Inc. Voltage compatible charge pump buck and buck power supplies
US9900204B2 (en) 2010-04-20 2018-02-20 Qorvo Us, Inc. Multiple functional equivalence digital communications interface
US9577590B2 (en) 2010-04-20 2017-02-21 Qorvo Us, Inc. Dual inductive element charge pump buck and buck power supplies
US9008597B2 (en) 2010-04-20 2015-04-14 Rf Micro Devices, Inc. Direct current (DC)-DC converter having a multi-stage output filter
JP5734217B2 (ja) * 2012-02-03 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置
KR20130126389A (ko) * 2012-05-11 2013-11-20 한국전자통신연구원 고주파 송수신 장치 및 방법
US9721936B2 (en) 2013-08-07 2017-08-01 Skyworks Solutions, Inc. Field-effect transistor stack voltage compensation
US20220013415A1 (en) * 2013-11-12 2022-01-13 Skyworks Solutions, Inc. Radio-frequency switching devices having improved voltage handling capability
US9837324B2 (en) 2013-11-12 2017-12-05 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having improved on-resistance performance
US10050002B2 (en) 2013-11-19 2018-08-14 Skyworks Solutions, Inc. Managing parasitic capacitance and voltage handling of stacked radio frequency devices
JP6371724B2 (ja) * 2015-03-13 2018-08-08 株式会社東芝 半導体スイッチ
FR3038171B1 (fr) * 2015-06-26 2018-06-01 Ingenico Group Module radio, dispositif et programme correspondant
US9780090B2 (en) 2015-10-19 2017-10-03 Nxp Usa, Inc. Integrated circuits and devices with interleaved transistor elements, and methods of their fabrication
JP2017152896A (ja) 2016-02-24 2017-08-31 ソニー株式会社 半導体装置、アンテナスイッチ回路、モジュール装置、及び無線通信装置
CN107343284B (zh) * 2016-04-29 2022-06-07 中兴通讯股份有限公司 一种分布式基站系统
WO2018051864A1 (ja) * 2016-09-16 2018-03-22 株式会社村田製作所 高周波フロントエンド回路及び通信装置
WO2018139495A1 (ja) * 2017-01-30 2018-08-02 株式会社村田製作所 スイッチ回路
WO2018147085A1 (ja) * 2017-02-08 2018-08-16 株式会社村田製作所 スイッチ回路
WO2019003855A1 (ja) 2017-06-28 2019-01-03 株式会社村田製作所 高周波フィルタ、マルチプレクサ、高周波フロントエンド回路および通信装置
WO2019012822A1 (ja) * 2017-07-10 2019-01-17 株式会社村田製作所 高周波フィルタ、マルチプレクサ、高周波フロントエンド回路および通信装置
WO2019031316A1 (ja) 2017-08-07 2019-02-14 パナソニック・タワージャズセミコンダクター株式会社 半導体装置
US10483392B2 (en) * 2017-12-15 2019-11-19 Qualcomm Incorporated Capacitive tuning using backside gate
US10700063B2 (en) * 2017-12-31 2020-06-30 Skyworks Solutions, Inc. Devices and methods for layout-dependent voltage handling improvement in switch stacks
US10374595B1 (en) * 2018-01-22 2019-08-06 Infineon Technologies Ag Self-adjustable RF switch cell
CN109004359B (zh) * 2018-07-27 2021-08-31 北京小米移动软件有限公司 电子设备及其天线结构、天线电压的调节方法、装置
US10673412B1 (en) * 2019-05-08 2020-06-02 Semiconductor Components Industries, Llc Radio frequency switch
US10972091B1 (en) 2019-12-03 2021-04-06 Nxp Usa, Inc. Radio frequency switches with voltage equalization
US11368180B2 (en) 2020-07-31 2022-06-21 Nxp Usa, Inc. Switch circuits with parallel transistor stacks and methods of their operation
US11418190B2 (en) 2020-12-07 2022-08-16 Nxp Usa, Inc. Switch circuits and transistor stacks with capacitor networks for balancing off-state RF voltages and methods of their operation
CN112909029B (zh) * 2021-02-24 2023-06-30 上海华虹宏力半导体制造有限公司 射频开关器件
US11683028B2 (en) 2021-03-03 2023-06-20 Nxp Usa, Inc. Radio frequency switches with voltage equalization
KR20220153834A (ko) * 2021-05-12 2022-11-21 주식회사 디비하이텍 알에프 스위치 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060160520A1 (en) * 2004-01-16 2006-07-20 Naoyuki Miyazawa Radio frequency switch
CN1870433A (zh) * 2005-05-23 2006-11-29 松下电器产业株式会社 射频开关电路和包括它的半导体器件
JP2007259112A (ja) * 2006-03-23 2007-10-04 Matsushita Electric Ind Co Ltd 高周波スイッチ回路および半導体装置
JP2008011320A (ja) * 2006-06-30 2008-01-17 Sony Corp 半導体スイッチ回路並びに通信機器
JP2009124653A (ja) * 2007-11-19 2009-06-04 Renesas Technology Corp 高周波スイッチ回路
EP2148442A1 (en) * 2007-04-26 2010-01-27 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998033230A1 (fr) * 1997-01-28 1998-07-30 Yokowo Co., Ltd. Antenne actionnee par moteur
GB2376384B (en) * 2001-06-08 2005-03-16 Sony Uk Ltd Antenna switch
KR100471157B1 (ko) * 2002-12-16 2005-03-10 삼성전기주식회사 증폭기능을 구비한 안테나 스위칭 모듈
JP5237842B2 (ja) * 2009-01-29 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2011015289A (ja) * 2009-07-03 2011-01-20 Renesas Electronics Corp 半導体集積回路装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060160520A1 (en) * 2004-01-16 2006-07-20 Naoyuki Miyazawa Radio frequency switch
CN1870433A (zh) * 2005-05-23 2006-11-29 松下电器产业株式会社 射频开关电路和包括它的半导体器件
JP2007259112A (ja) * 2006-03-23 2007-10-04 Matsushita Electric Ind Co Ltd 高周波スイッチ回路および半導体装置
JP2008011320A (ja) * 2006-06-30 2008-01-17 Sony Corp 半導体スイッチ回路並びに通信機器
EP2148442A1 (en) * 2007-04-26 2010-01-27 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2009124653A (ja) * 2007-11-19 2009-06-04 Renesas Technology Corp 高周波スイッチ回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110419163A (zh) * 2017-03-22 2019-11-05 索尼半导体解决方案公司 半导体装置及模块
CN110419163B (zh) * 2017-03-22 2023-12-01 索尼半导体解决方案公司 半导体装置及模块
CN109004915A (zh) * 2017-06-07 2018-12-14 株式会社村田制作所 双向开关电路以及开关装置
CN109004915B (zh) * 2017-06-07 2022-06-28 株式会社村田制作所 双向开关电路以及开关装置
CN116996056A (zh) * 2023-09-26 2023-11-03 中科海高(成都)电子技术有限公司 一种晶体管堆叠结构、开关电路及电子设备

Also Published As

Publication number Publication date
US8401496B2 (en) 2013-03-19
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