CN116996056A - 一种晶体管堆叠结构、开关电路及电子设备 - Google Patents
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Abstract
本申请涉及一种晶体管堆叠结构、开关电路及电子设备，属于电子电路技术领域，晶体管堆叠结构包括依次串联的若干组晶体管堆叠电路；每组晶体管堆叠电路的输入端和输出端之间并联有第一电容器C1；晶体管堆叠电路包括第二电容器C2以及源极漏极依次串联的若干个晶体管，第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间。先使得每组晶体管堆叠电路上功率分配均匀，然后，再通过在每组晶体管内的每个晶体管上并联设置的第二电容器C2，使得每组晶体管堆叠电路内的每个晶体管上功率分配更加均匀，本申请具有晶体管堆叠结构中的每个晶体管功率分配均匀的效果。
Description
技术领域
本发明涉及电子电路技术领域，尤其是涉及一种晶体管堆叠结构、开关电路及电子设备。
背景技术
晶体管堆叠结构主要用于实现更大耐功率的射频开关中，当射频开关接收到大功率信号时，多个堆叠的晶体管可以对大功率信号进行分配，使得每个晶体管需要承受的功率减小，从而使得晶体管堆叠结构具有耐高压的属性，通常通过SOI（绝缘衬底上的硅）技术实现晶体管的堆叠。
然而，随着输入至晶体管堆叠结构信号的频率和输入功率的提升，如用晶体管堆叠结构控制射频信号的通断时，受晶体管自身寄生电容效应的影响，导致关断的晶体管堆叠结构中每个晶体管上射频信号的摆幅分配不均匀，从而容易导致部分晶体管的损坏。
发明内容
为了在关断的晶体管堆叠结构中使得每个晶体管上功率分配更加均匀，本申请提供了一种晶体管堆叠结构、开关电路及电子设备。
第一方面，本申请提供的一种晶体管堆叠结构，采用如下的技术方案：
一种晶体管堆叠结构，包括：
依次串联的若干组晶体管堆叠电路；每组晶体管堆叠电路的输入端和输出端之间并联有第一电容器C1；
所述晶体管堆叠电路包括第二电容器C2以及源极漏极依次串联的若干个晶体管，所述第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间，所述晶体管的栅极用于接收通断控制信号。
通过采用上述技术方案，在每组晶体管堆叠电路的输入端和输出端之间并联第一电容器C1，以补偿在每组晶体管堆叠电路关断时晶体管寄生电容的等效阻抗，先使得关断状态的每组晶体管堆叠电路上射频信号的摆幅分配均匀，然后，再通过在每组晶体管内的每个晶体管上并联设置的第二电容器C2，使得关断状态下每组晶体管堆叠电路内的每个晶体管上射频信号的摆幅分配更加均匀，从而实现了晶体管堆叠结构中的每个晶体管功率分配均匀的效果。
可选的，还包括信号输入端Rfin、信号输出端Rfout和控制输出端V1；首个所述晶体管堆叠电路的输入端连接于信号输入端Rfin，末尾所述晶体管堆叠电路的输出端连接于信号输出端Rfout；所述每个晶体管堆叠电路中的每个晶体管的栅极均连接于控制输出端V1，以接收通断控制信号。
通过采用上述技术方案，首个晶体管堆叠电路的输入端连接于信号输入端Rfin，末尾晶体管堆叠电路的输出端连接于信号输出端Rfout，首个晶体管堆叠电路和末尾晶体管堆叠电路之间的晶体管堆叠电路依次串联，从而使得射频信号能够经过所有的晶体管堆叠电路，并且通过控制输出端V1便于对每一晶体管堆叠电路中的每个晶体管的通断进行控制，以实现对射频信号传输的通断控制。
可选的，所述第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减。
通过采用上述技术方案，由于靠近信号输入端Rfin的晶体管堆叠电路上的分压更大，所以在靠近信号输入端Rfin的晶体管堆叠电路的第一电容器C1的容值也需要增大，使得靠近信号输入端Rfin的晶体管堆叠电路在关断时的阻抗减小，从而以减小靠近信号输入端Rfin的晶体管堆叠电路上的分压，即减小了靠近信号输入端Rfin的晶体管堆叠电路所分配的射频信号的摆幅，反之，减小远离信号输入端Rfin的晶体管堆叠电路的第一电容器C1的容值，以增大远离信号输入端Rfin的晶体管堆叠电路所承受的射频信号摆幅，通过第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减的方式，使得每个晶体管堆叠电路上承受的射频信号摆幅更加均匀。
可选的，每组所述晶体管堆叠电路中的所述第二电容器C2的容值从晶体管堆叠电路的输入端到晶体管堆叠电路的输出端依次递减。
通过采用上述技术方案，在每组晶体管堆叠电路承受的射频信号的摆幅均匀后，通过不同容值的第二电容器C2对每个晶体管堆叠电路内的每个晶体管上流过的射频信号进行调节，从而使得每个晶体管上的射频信号摆幅分配更加均匀。
可选的，所述晶体管堆叠电路中靠近晶体管堆叠电路输入端的若干个晶体管的源极漏极之间均并联有第二电容器C2，所述晶体管堆叠电路中靠近晶体管堆叠电路输出端的晶体管不设置第二电容器C2。
通过采用上述技术方案，由于第二电容器C2的容值从晶体管堆叠电路的输入端到晶体管堆叠电路的输出端依次递减，每组晶体管堆叠电路最后一个晶体管的容值可以递减至零，此时该最后一个晶体管上无需并联第二电容器C2。
可选的，所述控制输出端V1和晶体管的栅极之间还设置有驱动电路，所述驱动电路用于提高驱动晶体管的稳定性。
通过采用上述技术方案，利用驱动电路便于对晶体管堆叠电路中的每个晶体管进行控制。
可选的，所述驱动电路包括偏置电阻器Rg以及第三电容器C3；
所述偏置电阻器Rg分别串联设置在控制输出端V1和每个晶体管的栅极之间；
所述第三电容器C3，一端连接于控制输出端V1和所有偏置电阻器R3的一端，第三电容器C3的另一端接地。
通过采用上述技术方案，利用偏置电阻器Rg便于通过控制输出端V1输出的电压向每个晶体管的栅极提供偏置电压，以便实现对晶体管的控制，随着输入晶体管的射频信号增大，使得射频信号容易泄露至晶体管的栅极，利用第三电容器C3对泄露至栅极的射频电压进行泄放，从而使得泄露至栅极的射频电压不会对栅极进行控制，以导致晶体管的通断状态发生混乱。
第二方面，本申请提供一种开关电路，采用如下技术方案：
一种开关电路，包括多个如上述任意一项所述的晶体管堆叠结构。
可选的，应用于单刀双掷开关，所述开关电路包括第一晶体管堆叠结构、第二晶体管堆叠结构、第三晶体管堆叠结构以及第四晶体管堆叠结构；所述开关电路还包括开关输入端口IN、第一开关输出端口OUT1以及第二开关输出端口OUT2；
所述第一晶体管堆叠结构的输入端以及第二晶体管堆叠结构输入端均连接于开关输入端口IN；
所述第一晶体管堆叠结构的输出端以及所述第三晶体管堆叠结构的输入端连接于第一开关输出端口OUT1，所述第三晶体管堆叠结构的输出端接地；
所述第二晶体管堆叠结构的输出端以及第四晶体管堆叠结构的输入端连接于第二开关输出端口OUT2，所述第四晶体管堆叠结构的输出端接地。
第三方面，本申请提供一种电子设备，采用如下技术方案：
一种电子设备，其特征在于：包括如上述任意一项所述的一种开关电路。
附图说明
图1是本申请其中一实施例晶体管堆叠结构的框图。
图2是本申请其中一实施例晶体管堆叠结构的电路连接结构图。
图3是本申请其中一实施例晶体管堆叠结构关断时每一个晶体管上的摆幅。
图4是本申请其中一实施例晶体管堆叠结构导通时的阻抗值。
图5是本申请其中一实施例开关电路的连接结构图。
图6是本申请其中一实施例开关电路的插损曲线。
图7是本申请其中一实施例开关电路的功率曲线。
附图标记说明：1、晶体管堆叠电路；2、驱动电路；11、第一晶体管堆叠结构；12、第二晶体管堆叠结构；13、第三晶体管堆叠结构；14、第四晶体管堆叠结构。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
首先，在对本申请提供的相关实施例进行示例性介绍之前，本申请涉及的相关术语进行解释说明。
插损，即插入损耗，指开关处于导通状态下损耗的总功率，衡量开关性能的重要指标，以分贝(db)来表示。插损主要与电路中的阻抗、电容值以及电感值等相关。
射频信号，是频率范围在300kHz~300GHz的高频电磁波信号，即射频信号是交流信号。
基于前述背景技术所提及的技术问题，应当理解，在利用晶体管堆叠结构对射频信号等高频信号控制其传输的通断时，一方面，在晶体管堆叠结构关断状态下，需要晶体管堆叠结构中每个晶体管上的承受的射频信号均匀，避免某一个晶体管上承幅度过大的射频信号，导致晶体管的损坏。另一方面，在晶体管堆叠结构导通状态下，需要晶体管堆叠结构的导通阻抗及插损保持在较低水平，以减小晶体管堆叠结构在传输射频信号时造成的损耗。
基于此，相关技术中晶体管堆叠方案，如授权公告号为CN113659932B的中国专利提供的一种射频收发开关，在射频收发开关的并联支路中设置了多个串联单元，每个串联单元都包括一个NMOS电容和晶体管，并且该NMOS电容的容值是从射频信号输入端开始逐渐增大的，采用这种方式使得每一个晶体管的关断时的等效电容近似相等，虽然能够实现射频信号在每个晶体管上漏源之间电压摆幅更均匀，但是随着耐功率的要求继续提高，堆叠的晶体管的数量越来越多，所需并联的NMOS电容也越来越多，并且并联的NMOS电容的容值还需要逐级递增，此时在并联支路中的电容值会特别大，从而导致并联支路在导通时的高频损耗出现明显恶化。即在耐功率要求较高的场景下，继续使用上述专利中的结构，无法满足射频开关的使用需求。
下面将结合附图对本申请实施例的具体实现方法进行示例性的描述。
本申请实施例公开一种晶体管堆叠结构。参照图1、2，一种晶体管堆叠结构包括：
依次串联的若干组晶体管堆叠电路1；每组晶体管堆叠电路1的输入端和输出端之间并联有第一电容器C1；
晶体管堆叠电路1包括第二电容器C2以及源极漏极依次串联的若干个晶体管，第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间，晶体管的栅极用于接收通断控制信号。
需要说明的是，晶体管堆叠电路1的数量以及每个晶体管堆叠电路1中包含的晶体管的数量均可根据实际情况进行设置。作为示例，参照图2，图2提供了一种晶体管堆叠电路可能的实现方式，即每组晶体管堆叠电路1包含四个晶体管。
上述实施方式中，在每组晶体管堆叠电路1的输入端和输出端之间并联第一电容器C1，以补偿在每组晶体管堆叠电路1关断时晶体管寄生电容的等效阻抗，使得关断状态的每组晶体管堆叠电路1上射频信号的摆幅分配均匀，然后，再通过在每组晶体管内的每个晶体管上并联设置的第二电容器C2，使得关断状态下每组晶体管堆叠电路1内的每个晶体管上射频信号的摆幅分配更加均匀，从而实现了晶体管堆叠结构中的每个晶体管功率分配均匀的效果。
参照图3，图3提供了晶体管堆叠结构关断状态下每一个晶体管上的射频信号的摆幅，本实施例先通过第一电容器C1保证了每组晶体管堆叠电路1承受的射频信号一致，再通过第二电容器C2保证了每组晶体管堆叠电路1中的各个晶体管所承受的射频信号摆幅均匀，从而实现了晶体管堆叠结构关断状态下每一个晶体管上的射频信号的摆幅均匀。
作为晶体管堆叠结构的进一步实施方式，晶体管堆叠结构还包括信号输入端Rfin、信号输出端Rfout和控制输出端V1；首个晶体管堆叠电路1的输入端连接于信号输入端Rfin，末尾晶体管堆叠电路1的输出端连接于信号输出端Rfout；每个晶体管堆叠电路1中的每个晶体管的栅极均连接于控制输出端V1，以接收通断控制信号。
应当理解，在本实施例汇总所有晶体管堆叠电路1中的所有晶体管均受控于控制输出端V1，即晶体管堆叠电路1中的每一个晶体管的通断状态均一致。
上述实施方式中，首个晶体管堆叠电路1的输入端连接于信号输入端Rfin，末尾晶体管堆叠电路1的输出端连接于信号输出端Rfout，首个晶体管堆叠电路1和末尾晶体管堆叠电路1之间的晶体管堆叠电路1依次串联，从而使得射频信号能够经过所有的晶体管堆叠电路1，并且通过控制输出端V1便于对每一晶体管堆叠电路1中的每个晶体管的通断进行控制。
作为第一电容器C1设置的一种实施方式，第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减。
上述实施方式中，由于靠近信号输入端Rfin的晶体管堆叠电路1的分压更大，所以在靠近信号输入端Rfin的晶体管堆叠电路1的第一电容器C1的容值也需要增大，使得靠近信号输入端Rfin的晶体管堆叠电路1在关断时的阻抗减小，从而以减小靠近信号输入端Rfin的晶体管堆叠电路1上的分压，即减小了靠近信号输入端Rfin的晶体管堆叠电路1所承受的射频信号摆幅，反之，减小远离信号输入端Rfin的晶体管堆叠电路1的第一电容器C1的容值，以增大远离信号输入端Rfin的晶体管堆叠电路1所承受的射频信号摆幅，通过第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减的方式，使得每个晶体管堆叠电路1上承受的射频信号摆幅更加均匀。
作为第二电容器C2设置的一种实施方式，每组晶体管堆叠电路1中的第二电容器C2的容值从晶体管堆叠电路1的输入端到晶体管堆叠电路1的输出端依次递减。
上述实施方式中，在每组晶体管堆叠电路1承受的射频信号摆幅均匀后，通过不同容值的第二电容器C2对每个晶体管堆叠电路1中的每个晶体管上的分压进行调节，从而使得每个晶体管上的射频信号摆幅分配更加均匀。
应当理解，本实施例提供的晶体管堆叠结构中在晶体管上并联的第二电容器C2的容值并不会持续增大，第二电容器C2的容值仅在每组晶体管堆叠电路1中增大，以每组晶体管堆叠电路中包括四个晶体管为例，四个晶体管上并联的第二电容器C2的容值可以分别为依次递减的a、b、c、d，再将多组晶体管堆叠电路1串联得到晶体管堆叠结构，晶体管堆叠结构中的第二电容器C2的容值始终在a、b、c、d内循环，而不会持续增大，从而减小了晶体管堆叠结构在导通状态下的插损。参照图4，图4提供了晶体管堆叠结构导通时的阻抗值。本实施例的阻抗值能够维持在较低水平正是由于第二电容器C2的容值始终在a、b、c、d内循环，而不会持续增大。
参照图2，作为晶体管堆叠电路1的一种可能的实现方式，晶体管堆叠电路1中靠近晶体管堆叠电路1输入端的若干个晶体管的源极漏极之间均并联有第二电容器C2，晶体管堆叠电路1中靠近晶体管堆叠电路1输出端的晶体管不设置第二电容器C2。
以图2为例，当每组晶体管堆叠电路1中设置四个晶体管时，靠近晶体管堆叠电路1输入端的单个晶体管的源极漏极之间并联有第二电容器C2，而靠近晶体管堆叠电路1输出端的一个晶体管上不设置第二电容器C2。
上述实施方式中，由于第二电容器C2的容值从晶体管堆叠电路1的输入端到晶体管堆叠电路1的输出端依次递减，每组晶体管堆叠电路1最后一个晶体管的容值可以递减至零，此时该最后一个晶体管上无需并联第二电容器C2。
参照图2，作为晶体管堆叠结构的进一步实施方式，控制输出端V1和晶体管的栅极之间还设置有驱动电路2，驱动电路2用于提高驱动晶体管的稳定性。
在驱动电路2一种可能的实现方式中，驱动电路2包括偏置电阻器Rg以及第三电容器C3；偏置电阻器Rg分别串联设置在控制输出端V1和每个晶体管的栅极之间；第三电容器C3的一端连接于控制输出端V1和所有偏置电阻器R3的一端，第三电容器C3的另一端接地。
上述实施方式中，利用偏置电阻器Rg便于通过控制输出端V1输出的电压向每个晶体管的栅极提供偏置电压，以便实现对晶体管的控制，随着输入晶体管的射频信号增大，使得射频信号容易泄露至晶体管的栅极，利用第三电容器C3对泄露至栅极的射频电压进行泄放，从而使得泄露至栅极的射频电压不会对栅极进行控制，以导致晶体管的通断状态发生混乱。
本申请实施例公开一种开关电路。一种开关电路包括多个如上述晶体管堆叠结构。
参照图5，作为开关电路的进一步实施方式，开关电路应用于单刀双掷开关，开关电路包括第一晶体管堆叠结构11、第二晶体管堆叠结构12、第三晶体管堆叠结构13以及第四晶体管堆叠结构14；开关电路还包括开关输入端口IN、第一开关输出端口OUT1以及第二开关输出端口OUT2；
第一晶体管堆叠结构11的输入端以及第二晶体管堆叠结构12输入端均连接于开关输入端口IN；
第一晶体管堆叠结构11的输出端以及第三晶体管堆叠结构13的输入端连接于第一开关输出端口OUT1，第三晶体管堆叠结构13的输出端接地；
第二晶体管堆叠结构12的输出端以及第四晶体管堆叠结构14的输入端连接于第二开关输出端口OUT2，第四晶体管堆叠结构14的输出端接地。
其中，第一晶体管堆叠结构11、第二晶体管堆叠结构12、第三晶体管堆叠结构13以及第四晶体管堆叠结构14均采用上述的晶体管堆叠结构。
具体地，第一晶体管堆叠结构11和第二晶体管堆叠结构12中晶体管的尺寸可以选用10u*400，第三晶体管堆叠结构13和第四晶体管堆叠结构14中晶体管的尺寸可以选用10u*150。
参照图6，图6展示了本实施例开关电路的小信号性能，图6中横坐标为频率，单位GHz，纵轴为S参数值，单位dB，其中，回波损耗曲线1和回波损耗曲线2表示开关电路中两个导通的晶体管堆叠结构回拨损耗随频率变化的曲线，插损曲线表示开关电路中导通的晶体管堆叠结构插损随频率变化的曲线，隔离度表示开关电路中断开的晶体管堆叠结构隔离度随频率变化的曲线。由图6所示，本实施例开关电路在10G处输入输出回波损耗为-17dB以下，插损为0.7dB左右，隔离度60dB左右，实现了开关电路在控制高频信号通断时较低的插损和较高的隔离度。
参照图7，图7展示了开关电路的功率曲线，横坐标为输入频率，单位GHz，纵轴为插损值，单位dB。由图7可知，开关电路输入P0.1dB达到了47dBm，即本实施例开关电路具有处理输入大功率射频信号的能力。
本申请实施例公开一种电子设备，包括如上述一种开关电路。
需要说明的是，在上述实施例中，对各个实施例的描述各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，本说明书（包括摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
Claims (10)
1.一种晶体管堆叠结构，其特征在于，包括：
依次串联的若干组晶体管堆叠电路(1)；每组晶体管堆叠电路(1)的输入端和输出端之间并联有第一电容器C1；
所述晶体管堆叠电路(1)包括第二电容器C2以及源极漏极依次串联的若干个晶体管，所述第二电容器C2分别并联设置在每个晶体管或部分晶体管的源极和漏极之间，所述晶体管的栅极用于接收通断控制信号。
2.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：还包括信号输入端Rfin、信号输出端Rfout和控制输出端V1；首个所述晶体管堆叠电路(1)的输入端连接于信号输入端Rfin，末尾所述晶体管堆叠电路(1)的输出端连接于信号输出端Rfout；每个所述晶体管堆叠电路(1)中的每个晶体管的栅极均连接于控制输出端V1，以接收所述通断控制信号。
3.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：所述第一电容器C1的容值从信号输入端Rfin到信号输入端Rfin依次递减。
4.根据权利要求1所述的一种晶体管堆叠结构，其特征在于：每组所述晶体管堆叠电路(1)中的所述第二电容器C2的容值从晶体管堆叠电路(1)的输入端到晶体管堆叠电路(1)的输出端依次递减。
5.根据权利要求4所述的一种晶体管堆叠结构，其特征在于，所述晶体管堆叠电路(1)中靠近晶体管堆叠电路(1)输入端的若干个晶体管的源极漏极之间均并联有第二电容器C2，所述晶体管堆叠电路(1)中靠近晶体管堆叠电路(1)输出端的晶体管不设置第二电容器C2。
6.根据权利要求2所述的一种晶体管堆叠结构，其特征在于，所述控制输出端V1和晶体管的栅极之间还设置有驱动电路(2)，所述驱动电路(2)用于提高驱动晶体管的稳定性。
7.根据权利要求6所述的一种晶体管堆叠结构，其特征在于：所述驱动电路(2)包括偏置电阻器Rg以及第三电容器C3；
所述偏置电阻器Rg分别串联设置在控制输出端V1和每个晶体管的栅极之间；
所述第三电容器C3，一端连接于控制输出端V1和所有偏置电阻器R3的一端，所述第三电容器C3的另一端接地。
8.一种开关电路，其特征在于，包括多个如权利要求1-7任意一项所述的晶体管堆叠结构。
9.根据权利要求8所述的一种开关电路，其特征在于，应用于单刀双掷开关，所述开关电路包括第一晶体管堆叠结构(11)、第二晶体管堆叠结构(12)、第三晶体管堆叠结构(13)以及第四晶体管堆叠结构(14)；所述开关电路还包括开关输入端口IN、第一开关输出端口OUT1以及第二开关输出端口OUT2；
所述第一晶体管堆叠结构(11)的输入端以及第二晶体管堆叠结构(12)输入端均连接于开关输入端口IN；
所述第一晶体管堆叠结构(11)的输出端以及所述第三晶体管堆叠结构(13)的输入端连接于第一开关输出端口OUT1，所述第三晶体管堆叠结构(13)的输出端接地；
所述第二晶体管堆叠结构(12)的输出端以及第四晶体管堆叠结构(14)的输入端连接于第二开关输出端口OUT2，所述第四晶体管堆叠结构(14)的输出端接地。
10.一种电子设备，其特征在于：包括如权利要求8-9任意一项所述的一种开关电路。
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| CN202311248115.8A Pending CN116996056A (zh) | 2023-09-26 | 2023-09-26 | 一种晶体管堆叠结构、开关电路及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116996056A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102299702A (zh) * | 2010-05-25 | 2011-12-28 | 瑞萨电子株式会社 | 半导体器件 |
| CN107078737A (zh) * | 2014-09-08 | 2017-08-18 | 天工方案公司 | 电压补偿的开关堆叠 |
| US20220038098A1 (en) * | 2020-07-31 | 2022-02-03 | Nxp Usa, Inc. | Switch circuits with parallel transistor stacks and capacitor networks for balancing off-state rf voltages, and methods of their operation |
| US20220182054A1 (en) * | 2020-12-07 | 2022-06-09 | Nxp Usa, Inc. | Switch circuits and transistor stacks with capacitor networks for balancing off-state rf voltages and methods of their operation |
-
2023
- 2023-09-26 CN CN202311248115.8A patent/CN116996056A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102299702A (zh) * | 2010-05-25 | 2011-12-28 | 瑞萨电子株式会社 | 半导体器件 |
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