CN101388682A - 天线开关系统、方法、及设备 - Google Patents

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张在浚
禹王命
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Abstract

本发明实施例提供了一种CMOS天线开关，其可称为CMOS SPDT开关。根据本发明实施例，该CMOS天线开关可工作在多个频率，约在900MHz、1.9GHz和2.1GHz。CMOS天线开关可包括接收器开关和发送开关。接收器开关可利用具有体衬底开关的多叠层晶体管以及附加在漏极和栅极之间的外围电容器来阻断来自发送路径的高功率信号以及在接收器路径处保持低插入损失。CMOS天线开关的示例性实施例可在多波段(例如，900MHz、1.9GHz、和2.1GHz)处提供38dBm P 0.1dB。另外，根据本发明示例性实施例可获得－60dBc秒和高达30dBm的第三谐波性能的输入。

Description

天线开关系统、方法、及设备
技术领域
本发明一般涉及一种天线开关，以及具体地，涉及CMOS(互补型金属氧化物半导体)天线开关。
背景技术
在过去的十年中，无线通信产业经历了极为迅速地发展，也加快了集成电路(IC)产业的发展。具体地，在IC产业中，如低噪声放大器(LNA)、混频器、以及压控振荡器(VCO)的许多移动应用系统已经被集成到CMOS技术中。两种重要的移动应用部件功率放大器(PA)和射频开关还没有在商业上集成到CMOS技术中。
然而，IC产业研究快速地移向集入CMOS技术中的功率放大器。例如，目前研究表明，CMOS功率放大器可行且能够为移动通信提供可能高达2W的显著功率。因此，当功率放大器被集成在CMOS技术中时，将存在对集入CMOS技术中的RF开关的需求。
然而，目前CMOS技术在RF开关的应用上出现了很多困难。具体地，包括由于电子的低活动性造成的损耗性衬底以及由于p-n结造成的低击穿电压的CMOS材料特性使CMOS技术不能用于需要多波段工作、高功率电平、和/或与其它装置和电路集成的RF开关。
发明内容
本发明实施例可提供CMOS RF开关，其可称为CMOS SPDT开关。根据本发明实施例，尽管在不背离本发明实施例的情况下可使用其它工艺，CMOS RF开关可使用标准0.18um工艺制造。为了提供CMOS RF开关的多波段工作(例如，大约900MHz、1.9GHz和2.1GHz)的高功率控制能力，将具有衬底体(substrate body)开关的叠层(stack)晶体管应用到接收器开关。根据本发明实施例，在发送(Tx)模式的CMOS RF开关可向接收器开关提供较高功率阻断能力和较低漏电流，以及在多波段(例如，900MHz、1.9GHz和2.1GHz)接收(Rx)模式下的插入损失。
根据本发明示例性实施例，提供了一种CMOS开线开关。CMOS天线开关可包括：天线，工作在多个射频(RF)波段；发送开关，与天线进行通信；以及接收器开关，与天线进行通信，其中，接收器开关包括多个晶体管。CMOS天线开关还可包括：第一外围部件，为多个晶体管中的第一晶体管配置，其中，第一晶体管包括第一源极和第一栅极，而其中，第一外围部件连接第一源极和第一栅极，以及，第二外围部件，为多个晶体管中的第二晶体管配置，其中，第二晶体管包括第二栅极、第二漏极、以及第二体衬底，其中，第二外围部件连接第二栅极和第二漏极，而其中，第二体衬底在电阻和地之间选择连接。
根据本发明的另一示例性实施例，提供了一种CMOS天线开关的方法。该方法可包括：配置天线，所述天线工作在多个射频(RF)波段；将发送开关和接收器开关电连接到天线，其中，接收器开关包括多个晶体管，以及为多个晶体管中的第一晶体管配置第一外围部件，其中，第一晶体管包括第一源极和第一栅极，而其中，第一外围部件连接第一源极和第一栅极。该方法还可包括：为所述多个晶体管中的第二晶体管配置第二外围部件，其中，第二晶体管包括第二栅极、第二漏极、以及第二体衬底，其中，第二外围部件连接第二栅极和第二漏极，而其中，第二体衬底在电阻和地之间选择连接。
根据本发明的又一实施例，提供了一种CMOS天线开关。该CMOS天线开关可包括：天线，工作在多个射频(RF)波段；发送开关，与天线进行通信；以及接收器开关，与天线进行通信；其中，接收器开关包括多个晶体管，该多个晶体管包括具有第一源极和第一栅极的第一晶体管，以及具有第二栅极、第二漏极、以及第二体衬底的第二晶体管。CMOS天线开关还可包括用于电连接第一源极和第一栅极的装置、用于电连接第二栅极和第二漏极的装置、以及用于将第二体衬底在电阻和地之间选择性连接的装置。
附图说明
上文已经以一般术语对本发明进行了描述，现在将参照附图来进行描述，附图不须按比例绘制，而其中：
图1A、图1B和图1C示出了根据本发明示例性实施例的利用实例体开关(body switching)技术的接收器开关的简化实例工作；
图2A示出了根据本发明示例性实施例的处于OFF状态的浮体晶体管的等效集中模型；
图2B示出了根据本发明示例性实施例的处于OFF状态的体接地晶体管的等效集中模型；
图3示出了根据本发明示例性实施例的处于ON状态的浮体晶体管的等效集中模型；
图4A、图4B和图4C示出了根据本发明示例性实施例的接收器开关的简化实例工作；
图5示出了根据本发明示例性实施例的利用体开关技术和诸如电容器的外围部件的接收器开关的叠层结构的等效集中模型；
图6示出了根据本发明示例性实施例的当施加高功率信号时处于OFF状态的开关的导通机理；
图7示出了根据本发明示例性实施例的根据OFF状态装置的电容作为输入功率电平的函数的接收器开关的仿真结果的实例；
图8A示出了根据本发明示例性实施例的根据OFF状态装置的阻抗的接收器开关仿真结果的实例；
图8B示出了根据本发明示例性实施例的根据OFF状态装置的阻抗的接收器开关仿真结果的实例；
图9示出了根据本发明示例性实施例的根据流向接收器的漏电流的接收器开关仿真结果的实例；
图10示出了根据本发明示例性实施例的根据功率控制能力的发送开关仿真结果的实例；
图11示出了根据本发明示例性实施例的根据第二谐波性能的发送开关仿真结果的实例；以及
图12示出了根据本发明示例性实施例的根据第三谐波性能的发送开关仿真结果的实例；
具体实施方式
现在，将在下文中参照附图对本发明实施例进行更加完整地描述，其中，示出了一些而非所有本发明的实施例。实际上，这些发明可以以多种不同的形式实施，并且不应当认为仅限于本文所描述的实施例，相反，提供这些实施例以使本公开满足可应用的法律要求。全文中，相同参考标记表示相同的元件。
本发明实施例可提供CMOS RF天线开关，也可称为DPDTCMOS开关。根据本发明实施例的CMOS RF天线开关可提供多波段操作、高功率处理、以及与其它装置和电路的集成中的一个或多个功能。一般地，CMOS RF天线开关可包括接收器开关和发送开关(transmit switch)。接收器开关可利用在多叠层(multi-stack)结构中的一个或多个开关衬底体和外围部件(诸如在漏-栅和源-栅之间的电容器)，这将在下文中进一步详细描述。另外，发送开关可利用衬底体调整(tune)技术，这也将在下文中进一步详细描述。
I.CMOS RF天线开关的第一实施例
现在将参照图1到图3对根据本发明实施例的CMOS RF天线开关进行描述。应当理解，尽管在图1到图3中示出了CMOSRF天线开关的特定实施例，但在不背离本发明实施例的情况下，所示出的CMOS RF天线开关的其它变化仍是可行的。
图1A示出了根据本发明示例性实施例的简化的CMOS RF天线开关及其工作。根据本发明示例性实施例，CMOS RF天线开关可包括发送开关102和接收器开关104。另外，CMOS RF天线开关可包括与发送开关102和接收器开关104中的至少一个进行通信的天线100。尽管可以根据本发明的其它实施例利用多个不同天线，但根据本发明的示例性实施例，天线100可以是一个多模(例如，RX和TX)、多波段的天线。根据本发明示例性实施例，接收器开关104可由级联(cascade)或叠层的晶体管108、110、112、和106组成，这些晶体管可以是互补型金属氧化物半导体(CMOS)晶体管。晶体管108可包括源极108a、栅极108b、漏极108c、以及体衬底(body substrate)108d。晶体管110可包括源极110a、栅极110b、漏极110c、以及体衬底110d。晶体管112可包括源极112a、栅极112b、漏极112c、以及体衬底112d。晶体管106可包括源极106a、栅极106b、漏极106c、以及体衬底(未示出)。
晶体管108可具有连接到晶体管110的源极110a的漏极108c。另外，晶体管110可具有连接到晶体管112a的漏极110c。晶体管104的漏极112c可连接到接收(RX)块以处理从天线100接收到的信号。另外，晶体管112的体衬底112d可连接到晶体管106的源极106a。晶体管106的漏极106c可接地。下文将进一步详细描述，至少一个晶体管106可根据实例体开关技术配置在衬底体112d处，该晶体管106可作为晶体管112的衬底体开关工作。具体地，根据是否工作在相应的发送(Tx)模式或接收(Rx)模式，至少一个晶体管106可切换至ON状态或OFF状态。如下文根据本发明的示例性实施例所进行的更为详细的描述，图1A的接收器开关104可根据接收器开关104是在图1B中所示的OFF状态还是在图1C中所示的ON状态，来产生不同的等效电路。
A.发送模式
图1B示出了根据本发明示例性实施例的接收器开关104处于OFF(例如，禁用、阻断等)状态的等效电路。在图1B中，可将接收器开关104置于OFF状态，以提供与发送开关102的隔离。当接收器开关104处于OFF状态时，可以将发送信号从发送(Tx)块提供到天线100。如图1B所示，当接收器开关104处于OFF状态时，叠层晶体管108、110、112可以随后置于OFF状态(例如，断开)，从而得到更高的阻抗。叠层晶体管106可以置于ON状态114(例如，闭合)，从而将晶体管112的衬底体112d与地短接，并缩短漏电流从源极112a流向漏极112c的信号路径。
在图1B的结构中，可以将发送(Tx)信号的功率最大化(以及使Tx块的功率控制能力最大化)。通过控制导向OFF状态的接收器开关104的漏电流以及接收器开关104的级联开关108、110、和112的源-漏极击穿电压来确定发送开关102的功率处理能力。因此，发送开关102的最大发送功率可取决于接收器开关104的特性。
应当理解，为增加Tx开关102的功率控制能力，可增加多叠层晶体管108、110、112的数量以减少每个晶体管108、110、112的击穿负荷。例如，根据本发明的另一实施例，可以对三个以上的晶体管108、110、112进行级联。此外，应当理解，天线112的最后一个晶体管112能够控制接收器开关104处的漏电流。如果在Rx路径中流向OFF状态的开关108、110、112的漏电流被最小化，则可从Tx块向天线100传递最大功率。如上所述，连接在地和晶体管112的体衬底112d之间的体开关晶体管106可用于控制接收器开关104处的漏电流。更具体地，通过将体开关晶体管106置于ON状态114，从天线100到Rx块的最后一个晶体管112的衬底体112d可以接地，从而缩短了漏电流从源极112a流向漏极112c的信号路径。
仍然参照图1B，当接收器开关104处于OFF位置时，叠层晶体管108、110可以是浮体(body-floating)晶体管，同时，叠层晶体管112可以是体接地(body-grounded)晶体管。图2A示出了根据本发明示例性实施例的处于OFF状态200的浮体晶体管(诸如图1B中的晶体管108、110)的等效集中(lumped)模型。图2B示出了根据本发明示例性实施例的处于OFF状态202的体接地晶体管(诸如图1B中的晶体管112)的等效集中模型(equivalent lumpedmodel)。根据本发明示例性实施例，图2A和图2B中的等效模型包括电容器212、214、216、218以及p-n结二极管204、206。
当通过接收器开关104在天线100处接收到电压摆动(voltageswing)时，则在叠层晶体管108、110、以及112之中对电压摆动进行划分。因此，最后一个晶体管112可以只经历天线处的整个电压摆动的仅三分之一，从而降低发生在晶体管112上的源-漏极击穿电压的可能性。然而，应当理解，如果根据本发明的另一实施例配置额外的前述晶体管以减少叠层晶体管108、110、112的负载，则最后一个晶体管112处的电压摆动可以是不同的，并且可能更小。
如图2A所示，晶体管108、110可以是浮体晶体管。然而，为减少流向Rx块的漏电流并使Tx块到天线100的能量控制最大化，体开关晶体管106可以置于ON位置114以将衬底体112d接地。因此，如图2B所示，晶体管112可以是体接地晶体管，其缩短了漏电流从源极112a流向漏极112c的信号路径。
当负电压摆动被施加到接收器开关104时，晶体管112的p-n结二极管204、206可以导通，以使漏电流可由流过p-n结二极管204、206的电流而产生。p-n结二极管204、206导通所造成的结果可以是负电压摆动的可能的限幅(clipping)，以限制Tx模块对天线100的能量控制能力。然而，因为112a处的电压电平被p-n结二极管204的导通电压所固定，所以避免了由处于OFF状态的装置112的通道形成而产生的漏电流。实际上，处于OFF状态的多叠层晶体管108、110、以及112能够在天线端口处对电压摆动进行划分，以使最后一个OFF状态的晶体管112以及p-n结二极管204、206可经历天线100处的电压摆动的仅三分之一。因此，天线端口处的整个电压摆动可能不足以在最后一个晶体管112处导通p-n结二极管204、206。
B.接收模式
图1C示出了根据本发明示例性实施例的接收器开关104处于ON(例如，使能、接收等)状态的等效电路。在图1C中，接收器开关104可以置于ON位置，以使接收(RX)块接收来自天线100的信号。当接收器开关104处于ON状态时，发送开关102可以置于OFF(例如，禁用、阻断)状态，以使发送开关102与接收器开关104隔离。如图1C所示，当接收器开关104处于ON状态时，叠层晶体管106可置于OFF状态116，从而在晶体管112的体衬底112d和地之间提供等效电阻器(即，浮体)。以这种方式，可以使从天线100到RX块的接收(RX)路径处的插入损失(insertion loss)最小化。
图3示出了根据本发明示例性实施例的浮体晶体管处于ON状态300的等效集中模型。如上所述，如图3的等效集中模型所示，晶体管106可以配置在OFF位置116以提供浮体晶体管。在图3中，随着晶体管112的尺寸的增大，寄生电容器304、306、308、310可在ON300状态提供另一信号路径。更具体地，图3的ON状态晶体管可具有ON电阻器302、栅-漏电容器308、栅-源电容器310、以及漏-体(drain-body)电容器304、以及体-源(body-source)电容器306作为信号路径。如果体衬底接地，则通过电容器304、306的这些信号路径中的一个就可能丢失，从而增加了插入损失。因此，当接收器开关104处于ON状态时，最后一个晶体管112需要处于浮体状态(例如，当晶体管106处于ON状态116时)以确保最小化的插入损失。
II.CMOS RF天线开关的第二实施例
下面将参照图4A到图6讨论具有附加功率控制能力的CMOSRF天线开关的可替换的实施例。通常，具有改进的功率控制能力的CMOS RF天线开关可包括外围部件，诸如用于改进CMOS天线开关的功率控制的电容器。
参照图4A，CMOS RF天线开关可包括发送开关402和接收器开关404。另外，天线400可配置为与发送开关402和接收器开关404中的至少一个进行通信。根据本发明示例性实施例，接收器开关404可包括叠层晶体管408、410、412、以及406，其可以是互补型金属氧化物半导体(CMOS)晶体管。接收器开关404可进一步包括电容器418、420。晶体管408可包括源极408a、栅极408b、漏极408c、以及体衬底408d。晶体管410可包括源极410a、栅极410b、漏极410c、以及体衬底410d。晶体管412可包括源极412a、栅极412b、漏极412c、以及体衬底412d。晶体管406可包括源极406a、栅极406b、漏极406c、以及体衬底(未示出)。
如图4A所示，诸如电容器418的外围部件可以配置在晶体管408的源极408a和栅极408b之间。同样地，晶体管408的源极408a(或漏极408c)可连接到其体衬底408d。晶体管408的漏极408c可连接到晶体管410的源极410a。另外，晶体管410的源极410a(或漏极410c)可连接到其体衬底410d。晶体管410的漏极410c可连接到晶体管412的源极412a。诸如电容器420的另一外围部件可置于晶体管412的栅极412b和漏极412c之间。另外，晶体管412的体衬底412d可连接到晶体管406的源极406a。晶体管406的漏极406c可接地。与上文所述类似，晶体管406可作为晶体管412的衬底体开关而工作。
A.发送模式
图4B示出了根据本示例性实施例的接收器开关404处于OFF(例如，禁用、阻断等)状态的等效电路。在图4B中，接收器开关404可置于OFF状态以提供与发送开关402的隔离。当接收器开关404处于OFF状态时，可以将发送信号从发送(Tx)块提供到天线400。如图4B所示，当接收器开关404处于OFF状态时，叠层晶体管408、410、412可以随后置于OFF状态(例如，断开)，从而得到更高的阻抗。叠层晶体管406可以置于ON状态414(例如，闭合)，从而将晶体管412的衬底体412d与地短接，并缩短漏电流从源极412a流向漏极412c的信号路径。
发送开关402的功率控制能力可取决于在OFF状态的接收器开关404的性能。允许天线400端口处的大电压摆动，保持OFF状态接收器开关404的高阻抗，以及禁用负电压摆动的接收器开关404中的衬底结二极管，可提供CMOS天线开关的高功率控制能力。
根据本发明的示例性实施例，如为接收器开关404所提供的，通过使用叠层晶体管408、410、412，可以部分地解决天线400处的大电压摆动。实际上，与上文类似，大电压摆动可以在叠层晶体管408、410、412中进行分担。应当理解，在不背离本发明实施例的情况下，可以利用三个以上的叠层晶体管。同样地，通过使用上述的体开关技术可以提高OFF状态接收器开关404的阻抗。更具体地，利用体开关技术，晶体管406可设置在ON状态，从而将晶体管412的体衬底412d接地，并缩短漏电流从源极412a流向漏极412c的信号路径。
关于负端口处经历的负电压摆动，CMOS RF天线开关可利用诸如电容器418、420的外围部件通过避免处于OFF状态的晶体管(例如，晶体管408、412)的通道的形成来减少漏电流。下文将参照图5和图6对使用诸如电容器418、420的这些外围部件以减少处于OFF状态的接收器开关404的漏电流进行更详细的讨论。
图5示出了根据本发明示例性实施例的图4B中的接收器开关404的多叠层结构的等效集中模型。在图5中，当晶体管406处于ON状态时，等效集中模型被配置为晶体管408、410、412处于OFF状态。如图5所示，晶体管408a的等效集中模型包括电容器502a、504a、506a、以及p-n结二极管508a。晶体管410的等效集中模型包括电容器502b、504b、506b、以及p-n结二极管508b。同样地，晶体管412的等效集中模型包括电容器502c、504c、506c、510以及p-n结二极管508、512。
应当理解，根据本发明示例性实施例，用于OFF状态的晶体管408、410、412的电容器502a-c、504a-c、以及506a-c的电容可根据施加的电压摆动而变化。另外，在不使用诸如电容器418、420的外围部件的情况下，对于天线400端口处的所有电压摆动，OFF状态的晶体管408、410、412可以实际上不处于OFF状态。而是，当高功率信号从Tx开关402传递到天线400端口时，OFF状态的开关晶体管408、410、412可经历天线400端口处的大电压摆动。在这种情况下，OFF状态的晶体管408、410、412可变为ON，从而导致不期望的漏电流会开始在接收器开关404中流动。不期望的漏电流可使发送信号的性能恶化，并损坏接收器(Rx)块中的LNA和混频器。然而，如将参照图6而进行的更为详细的描述，诸如电容器418、420的外围部件的使用可避免OFF状态晶体管408、410、412中的一个或多个变为ON。
图6示出了根据本发明示例性实施例的诸如OFF状态晶体管408、410的OFF状态CMOS晶体管600的等效电路。通过使用诸如栅-漏电容器Cgd 602、栅-源电容器Cgs 604、体-源电容器Cbs 606以及体-漏电容器Cbd 608的寄生电容可以描述OFF状态的晶体管600。根据本发明实施例，OFF状态的CMOS晶体管600需要栅极、漏极、以及源极的零偏置614保持在OFF状态。当小信号616电压摆动施加到漏极时，源极和漏极仍然大约处于零偏置，以使OFF状态的晶体管600不导通。然而，如果大信号618电压摆动被施加到漏极，则大信号618电压摆动的负循环(cycle)620可导致漏极具有低于栅极的电势，以使电流624可从源极流向漏极。在大信号618电压摆动的正循环622期间，可以根据 V g = V d ( C gd C gd + C gs ) 基于栅-漏电容器Cgd 602和栅-源电容器Cgs的电容来确定栅极的电势。由于栅极处的电势，电路626可从漏极流向源极。
根据本发明的示例性实施例，在电压摆动的相应的负循环620和正循环622期间，诸如外围电容器418、420中的一个或两个的外围部件可用于避免不期望的电流624、626。具体地，根据本发明实施例，诸如外围电容器420的外围部件可连接在栅极和漏极之间，以使栅极的电势与漏极大体上相同，从而OFF状态的晶体管600在电压摆动的负循环620期间不导通。同样地，诸如外围电容器418的外围部件可连接在栅极和源极之间，以使栅极的电势与源极大体上相同，以使OFF状态的晶体管600在电压摆动的正循环期间不导通。因此，通过利用诸如外围电容器418、420的外围部件，根据本发明实施例的接收器开关404可解决来自天线400端口的漏极中的电压摆动的负循环620和正循环622二者的矛盾的需求。
总的来说，处于OFF状态的接收器开关404可包括叠层晶体管408、410、412以分担天线400端口处的大电压摆动的每个晶体管的电压负担。因此，为使OFF状态的阻抗最大化并减少漏电流，OFF状态的接收器开关404可利用叠层晶体管412的体开关技术406。最后，诸如外围电容器418、420的外围部件可添加在源极和栅极之间或漏极和栅极之间，以避免OFF状态的接收器开关404装置在天线400端口的负或正电压摆动期间导通为ON。
B.接收模式
图4C示出了根据本发明示例性实施例的接收器开关404处于OFF(例如，禁用、阻断等)状态的等效电路。在图4C中，接收器开关404可置于ON位置，以使接收(RX)块接收来自天线400的信号。当接收器开关404处于ON状态时，发送开关402可置于OFF(例如，禁用、阻断)状态，以使发送开关402与接收器开关404隔离。如图4C所示，当接收器开关404处于ON状态时，叠层晶体管406可置于OFF状态416，从而在晶体管412的体衬底112d和地之间提供等效电阻器(即，浮体)。以这种方式，可以使从天线400到RX块的接收(RX)路径处的插入损失最小化。
C.容抗/阻抗的改变
图7示出了当输入功率在漏极端口增大时在多叠层结构中的整个电容的变化。寄生电容值(例如，Cgd 602、Cgs 604、Cbs 606、以及Cbd 608)可根据晶体管是否处于ON状态或OFF状态而变化。如果接收器开关中的OFF状态的晶体管通过施加到漏极的大电压摆动而导通为ON，则OFF状态晶体管的整个电容值可因此增大。如图7中的电容702所示，仅利用体开关(例如，图1B)而不利用诸如图4B中的电容器418、420的外围部件的接收器开关可导致接收器开关在高输入功率处具有高电容702。高电容702可指示接收器开关中的OFF状态晶体管无意地导通为ON。相反，通过使用体开关和诸如根据图4B中的电容器418、420的外围部件，即使在高输入功率时也可实现低电容704。因此，使用体开关技术和外围部件二者的OFF状态多叠层接收器开关比仅使用体开关技术的OFF状态多叠层接收器开关更为稳定。
图8A和图8B示出了使用体开关技术的多叠层接收器开关和使用体开关技术与诸如电容器418、420的外围部件的多叠层接收器开关之间的OFF状态阻抗差值。OFF状态接收器开关的晶体管开关的OFF状态阻抗的变化可取决于工作频率以及输入功率的电平。具体地，工作频率可改变OFF状态晶体管的寄生电容器(例如，寄生电容器602、604、608、610)的阻抗。接收器开关的OFF状态阻抗的变化可影响Tx开关处的功率控制能力和谐波性能。图8A示出了基于小信号仿真的OFF状态阻抗，通过以固定输入功率扫描频率来执行所述小信号仿真。如图8所示，对于小信号仿真，仅使用体开关技术的接收器开关的阻抗802可与使用体开关工艺和外围部件二者的接收器开关的阻抗804类似。然而，OFF状态的阻抗可与大信号仿真不同，所述大信号仿真以固定频率扫描输入功率。具体地，如图8B所示，仅使用体开关的OFF状态接收器开关的阻抗806在较高输入功率时可能会低于使用体开关和外围部件的OFF状态接收器开关的阻抗808。因此，使用体开关和外围部件的接收器开关可具有更高的功率控制能力和更好的谐波性能。
III.仿真结果
图9示出了根据本发明示例性实施例的在多波段(例如，900MHz、1.9GHz、2.1GHz)中的漏电流的仿真结果。如图9所示，仅使用体开关的多叠层接收器开关的漏电流902可以明显大于使用了体开关和外围部件二者的多叠层接收器开关的漏电流904。
图10示出了根据本发明示例性实施例的多波段发送开关的功率控制能力的仿真结果。如图10所示，对于更高的输入功率，仅使用体开关的多叠层接收器开关的功率控制能力1002明显劣于使用了体开关和外围部件二者的多叠层接收器开关的功率控制能力1004。
图11示出了根据本发明示例性实施例的多波段发送开关的第二谐波性能的仿真结果。如图11所示，仅使用体开关的多叠层接收器开关的第二谐波性能1102劣于使用了体开关和外围部件二者的多叠层接收器开关的第二谐波性能1104。
图12示出了根据本发明示例性实施例的多波段发送开关的第三谐波性能的仿真结果。如图12所示，仅使用体开关的多叠层接收器开关的第三谐波性能1202劣于使用了体开关和外围部件二者的多叠层接收器开关的第三谐波性能1204。
对于本领域的技术人员来说，可实现本文所阐述的本发明的许多改进和其他实施例，并且它们都具有前述说明和相关附图中体现的启示优点。因此，应当理解，本发明不限于所公开的具体实施例，并且改进和其它实施例均包括在所附权利要求的范围内。尽管本文使用了特定术语，但它们仅用于一般的描述，而不是用于限制本发明。

Claims (21)

1.一种CMOS天线开关，包括：
天线，工作在多个射频(RF)波段；
发送开关，与所述天线进行通信；
接收器开关，与所述天线进行通信，其中，所述接收器开关包括多个晶体管；
第一外围部件，为所述多个晶体管中的第一晶体管而配置，其中，所述第一晶体管包括第一源极和第一栅极，而其中所述第一外围部件连接所述第一源极和所述第一栅极；以及
第二外围部件，为所述多个晶体管中的第二晶体管而配置，其中，所述第二晶体管包括第二栅极、第二漏极、以及第二体衬底，其中，所述第二外围部件连接所述第二栅极和所述第二漏极，而其中，所述第二体衬底在电阻和地之间选择连接。
2.根据权利要求1所述的天线开关，其中，所述第一外围部件和所述第二外围部件中的至少一个是电容器。
3.根据权利要求1所述的天线开关，进一步包括体衬底开关，用于在电阻和地之间选择连接所述第二晶体管的第二体衬底。
4.根据权利要求3所述的天线开关，其中，在发送(Tx)模式期间，使能所述发送开关，禁用所述接收器开关，并使能所述体衬底开关，以将所述第二体衬底连接至地，从而减少流向接收器(Rx)块的漏电流，所述接收器块与所述接收器开关相关联。
5.根据权利要求3所述的天线开关，其中，所述体衬底开关工作在第一状态，以将所述第二体衬底电连接至地，而其中，所述体衬底开关工作在与所述第一状态不同的第二状态，以在所述第二体衬底和地之间配置所述电阻。
6.根据权利要求3所述的天线开关，其中，所述体衬底开关包括具有第三源极和第三漏极的第三晶体管，其中，所述第三源极电连接至所述第二晶体管的第二体衬底，而所述第三漏极电连接至地。
7.根据权利要求1所述的天线开关，其中，在接收(Rx)模式期间，禁用所述发送开关，使能所述接收器开关，并禁用所述体衬底开关，以在所述第二体衬底和地之间配置所述电阻。
8.根据权利要求7所述的天线开关，其中，所述第二晶体管包括第二源极，其中，当使能所述接收器开关时，所述第二晶体管的等效电路包括漏-体电容器连接和体-源电容器连接，而其中，当使能所述接收器开关时，通过所述漏-体电容器连接和所述体-源电容器连接形成来自所述天线的接收信号的信号路径的至少一部分。
9.根据权利要求1所述的天线开关，其中，所述多个晶体管包括级联在一起的互补型半导体氧化物(CMOS)晶体管。
10.根据权利要求1所述的天线开关，其中，所述第一晶体管进一步包括第一漏极和第一体衬底，并进一步包括具有第三源极、第三漏极、以及第三体衬底的第三晶体管，其中，所述第一漏极连接至所述第二源极而所述第二漏极连接至所述第三源极。
11.一种用于COMS天线开关的方法，包括：
配置天线，所述天线工作在多个射频(RF)波段；
将发送开关和接收器开关电连接至所述天线，其中，所述接收器开关包括多个晶体管；
为所述多个晶体管中的第一晶体管配置第一外围部件，其中，所述第一晶体管包括第一源极和第一栅极，而其中，所述第一外围部件连接所述第一源极和所述第一栅极；
为所述多个晶体管中的第二晶体管配置第二外围部件，其中，所述第二晶体管包括第二栅极、第二漏极、以及第二体衬底，其中，所述第二外围部件连接所述第二栅极和所述第二漏极，而其中，所述第二体衬底在电阻和地之间选择连接。
12.根据权利要求11所述的方法，其中，配置所述第一外围部件和所述第二外围部件包括为所述第一外围部件或所述第二外围部件配置至少一个电容器。
13.根据权利要求11所述的方法，进一步包括：
配置体衬底开关，用于将所述第二体衬底在电阻和地之间选择连接。
14.根据权利要求13所述的方法，其中，在发送(Tx)模式期间，使能所述发送开关，禁用所述接收器开关，并使能所述体衬底开关，以将所述第二体衬底连接至地，从而减少流向接收器(Rx)块的漏电流，所述接收器块与所述接收器开关相关联。
15.根据权利要求13所述的方法，其中，所述体衬底开关工作在第一状态，以将所述第二体衬底电连接至地，而其中，所述体衬底开关工作在与所述第一状态不同的第二状态，以在所述第二体衬底和地之间配置所述电阻。
16.根据权利要求13所述的方法，其中，所述体衬底开关包括具有第三源极和第三漏极的第三晶体管，其中，所述第三源极电连接至所述第二晶体管的第二体衬底，而所述第三漏极电连接至地。
17.根据权利要求11所述的方法，其中，在接收(Rx)模式期间，禁用所述发送开关，使能所述接收器开关，并禁用所述体衬底开关，以在所述第二体衬底和地之间配置所述电阻。
18.根据权利要求17所述的方法，其中，所述第二晶体管包括第二源极，其中，当使能所述接收器开关时，所述第二晶体管的等效电路包括漏-体电容器连接和体-源电容器连接，而其中，当使能所述接收器开关时，通过所述漏-体电容器连接和所述体-源电容器连接形成来自所述天线的接收信号的信号路径的至少一部分。
19.根据权利要求11所述的方法，其中，所述多个晶体管包括级联在一起的互补型半导体氧化物(CMOS)晶体管。
20.根据权利要求11所述的方法，其中，所述第一晶体管进一步包括第一漏极和第一体衬底，并进一步包括具有第三源极、第三漏极、以及第三体衬底的第三晶体管，其中，所述第一漏极连接至所述第二源极而所述第二漏极连接至所述第三源极。
21.一种CMOS天线开关，包括：
天线，工作在多个射频(RF)波段；
发送开关，与所述天线进行通信；
接收器开关，与所述天线进行通信，其中，所述接收器开关包括多个晶体管，所述多个晶体管包括：第一晶体管，具有第一源极和第一栅极；以及第二晶体管，具有第二栅极、第二漏极、以及第二体衬底；
用于电连接所述第一源极和所述第一栅极的装置；
用于电连接所述第二栅极和所述第二漏极的装置；
用于将所述第二体衬底在电阻和地之间选择性连接的装置。
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