CN101192695B - 用于高功率cmos天线开关的系统、方法及设备 - Google Patents

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Abstract

本发明的实施例可以用于提供CMOS天线开关，CMOS天线开关可以指CMOS SPDT开关。根据本发明的实施例，CMOS天线开关可以在大约900MHz、1.9GH、以及2.1GHz的多个频率下工作。CMOS天线开关可以包括接收开关和发射开关。接收开关可以通过体浮动技术利用具有体衬底开关和源极与体连接的多堆叠晶体管，以通过防止设备在OFF状态下的沟道形成来阻断来自发射路径的高功率信号，并且保持接收路径的低插入损耗。CMOS天线开关的示例性的实施例可以在两个频带(例如，900MHz和1.9GHz和2.1GHz)提供35dBm P 1 dB。另外，根据本发明示例性的实施例可得到对开关的-60dBc的二次谐波和高至28dBm的三次谐波的输入功率。

Description

用于高功率CMOS天线开关的系统、方法及设备
相关申请 
本申请要求2006年12月1日提交并且标题为“Systems，Methods，and Apparatuses for High Power Complementary MetalOxide Semiconductor(CMOS)Antenna Switches Using BodySwitching and Substrate Junction Diode Controlling in MultistackingStructure”的美国临时申请第60/868,172号的优先权，其全部结合于此作为参考。 
技术领域
本发明总的来说涉及天线开关，且更具体地，涉及互补型金属氧化物半导体(CMOS)天线开关。
背景技术
在过去的十年中，无线通信产业经历了爆炸性的增长，其反过来又加速了集成电路(IC)产业的发展。特别地，在IC产业中，已经将诸如低噪声放大器(LNA)、混频器、及压控振荡器(VCO)的多种移动应用系统集成到了CMOS技术中。两种关键的移动应用组件——功率放大器(PA)和射频(RF)开关——还没有在商业上集成到CMOS技术中。
然而，IC产业的研究正迅速朝着集成到CMOS技术中的功率放大器发展。例如，现有的研究表明CMOS功率放大器是可行的并且能够为移动通信提供大的功率，有可能高达2W。相应地，当功率放大器被集成到CMOS技术中时，将会需要RF开关也集成到CMOS技术中。
然而，现有的CMOS技术对其应用于RF开关呈现出各种困难。尤其是，CMOS材料特性(包括由于电子的低运动性而导致的损耗式衬底和由于p-n结、热载流子效应而引起的低击穿电压)阻碍了CMOS技术应用于需要多频带操作、高功率水平、和/或与其它设备和电路的集成的RF开关。
发明内容
本发明的实施例提供了一种CMOS RF开关，CMOS RF开关可以指CMOS SPDT开关。根据本发明的一个实施例，可以使用标准0.18μm的处理来制作CMOS RF开关，尽管在不背离本发明实施例的情况下可以使用其它的工艺。为了在CMOS RF开关的多频带操作(例如，约900MHz、1.9GHz、2.1GHz等)中提供高功率处理能力，可以将具有衬底体开关和源极与体或漏极与体连接的多堆叠晶体管应用于接收开关(receiver switch)。根据本发明的一个实施例，CMOS RF开关可以在多频带(例如，900MHz、1.9GHz、2.1GHz等)提供发射(Tx)模式下的更高功率阻断能力和对接收开关的较低泄漏电流以及接收(Rx)模式下的低插入损耗。
根据本发明的一个示例性实施例，提出了一种CMOS天线开关。该CMOS天线开关可以包括：可以在多个射频(RF)频带下工作的天线，与天线进行通信的发射开关，以及与天线进行通信的接收开关，其中，接收开关可以包括多个晶体管，多个晶体管包括第一晶体管和第二晶体管，其中，第一晶体管包括第一源极、第一 漏极、和第一体衬底，第二晶体管包括第二源极、第二漏极、和第二体衬底，第一体衬底电连接到第一源极或第一漏极，且第二体衬底可有选择地在电阻和地之间连接。
根据本发明的另一个实施例，提出了一种用于CMOS天线开关的方法。该方法可以包括：提供可在多个射频频带下工作的天线；将发射开关和接收开关电连接至天线，其中，接收开关可以包括多个晶体管，多个晶体管包括第一晶体管和第二晶体管，其中，第一晶体管包括第一源极、第一漏极、和第一体衬底，以及第二晶体管包括第二源极、第二漏极、和第二体衬底。该方法也可以包括将第一体衬底电连接到第一源极或第一漏极，且第二体衬底可有选择地在电阻和地之间连接。
附图说明
这样总体上描述了本发明，现在将参照附图，附图没有必要按照比例绘制，其中：
图1A、图1B、及图1C示例性示出了根据本发明实施例的接收开关的简化操作实例。
图2A示出了根据本发明的示例性实施例的OFF状态下的体浮动晶体管(body floating transistor)的等价集总模型。
图2B示出了根据本发明的示例性实施例的OFF状态下的体接地晶体管(body grounded transistor)的等价集总模型。
图3示出了根据本发明的示例性实施例的ON状态下的浮动体晶体管的等价集总模型。
图4A、图4B、及图4C示出了根据本发明的另一示例性实施例的接收开关的简化操作。
图5示出了根据本发明的示例性实施例的、在与体开关技术有关的接收开关的多堆叠结构中的等价集总模型。
图6示例性示出了根据本发明实施例的、根据以固定频率的输入功率水平以及以小固定功率的输入频率、按照OFF状态设备的阻抗的接收开关仿真结果。
图7示出了根据本发明的示例性实施例的、按照功率处理能力的发射开关仿真结果。
图8示出了根据本发明的示例性实施例的、按照二次谐波性能的发射开关仿真结果。
图9示出了根据本发明的示例性实施例的、按照三次谐波性能的发射开关仿真结果。
具体实施方式
现在将在下文中参考附图更具体地描述本发明，在附图中示出本发明的一些实施例，但并不是所有的实施例。事实上，可以以多中不同形式来实现这些发明，并且不应该将这些发明解释为局限于本文中所列出的实施例；相反，提供这些实施例以使该公开文件满足可申请的法律要求。在通篇中相同的标号代表相同的元件。
本发明的实施例可以用于CMOS RF天线开关，CMOS RF天线开关还可以指SPDT CMOS开关。根据本发明的实施例的CMOSRF天线开关可以用于一个或多个多频带操作、高功率处理、及与其它装置和电路的集成。通常，CMOS RF天线开关可以包括接收 开关和发射开关。接收开关可以通过体浮动技术利用一个或多个切换体衬底以及源极-体或漏极-体(drain-to-bulk)连接，这点将在下面进一步详细描述。另外，发射开关可以利用体衬底调谐技术(substrate body tuning technique)，这点将在以下进一步详细描述。
I.CMOS RF天线开关的实施例
现在将参考图1至图3描述根据本发明实施例的CMOS RF天线开关。应该理解，尽管在图1至图3中示出了CMOS RF天线开关的特定实施例，但在不偏离本发明实施例的情况下，示出的CMOS RF天线开关的其它变化可用。
图1A示出了根据本发明的示例性实施例的简化CMOS RF天线开关及其操作。根据本发明的示例性的实施例，CMOS RF天线开关可以包括发射开关102和接收开关104。另外，CMOS RF天线开关可以包括用于与发射开关102和接收开关104中的至少一个进行通信的天线100。根据本发明的示例性实施例，天线100可以是单独的多模式(例如，RX和TX)多频带天线，尽管根据本发明的其它实施例可以使用多种不同天线。根据本发明的示例性实施例，接收开关104可以由级联的(cascaded)或堆叠的(stacked)晶体管108、110、112、及106组成，这些晶体管可以是互补型金属氧化物半导体(CMOS)。晶体管108可以包括源极108a、栅极108b、漏极108c、及体衬底108d。晶体管110可以包括源极110a、栅极110b、漏极110c、及体衬底110d。晶体管112可以包括源极112a、栅极112b、漏极112c、及体衬底112d。晶体管106可以包括源极106a、栅极106b、漏极106c、及体衬底(未示出)。
晶体管108可以具有其连接到晶体管110的源极110a的漏极108c。另外，晶体管110可以具有其连接到晶体管的源极112a的漏极110c。晶体管112的漏极112c可以连接到接收(RX)块以处理 从天线100接收到的信号。另外，晶体管112的体衬底112d可以连接到晶体管106的源极106a。晶体管106的漏极106c可以连接到地。正如所将要进一步详细描述的，根据示例性的体开关技术，可以在体衬底112d提供至少一个晶体管106，晶体管106作为用于晶体管112的体衬底开关来进行工作。特别地，根据各个发射(Tx)模式或接收(Rx)模式是否处于工作状态，至少一个晶体管106可被切换到ON状态或OFF状态。正如将要根据本发明的示例性实施例来进行进一步详细描述的，根据接收开关104处于图1B所示的OFF状态还是处于图1C所示的ON状态，图1A中的接收开关104可以产生不同的等价电路。
A.发射模式
图1B示出了根据本发明的示例性实施例的处于OFF(例如，禁用(disable)、阻碍等)状态的接收开关104的等价电路。在图1B中，可以将接收开关104放置在OFF状态以提供与发射开关102的隔离。在接收开关104处于OFF状态的情况下，可以从发射(Tx)块向天线100提供发射信号。如图1B所示，在接收开关104处于OFF状态时，则可以将堆叠晶体管108、110、112放置在OFF状态(例如，打开)，从而提供更高的阻抗。可以将堆叠晶体管106放置在ON状态114(例如，关闭)，从而将晶体管112的体衬底112d短接到地，并减少从源极112a流到漏极112c的泄漏电流的信号路径。
在图1B的结构中，可以将发射(Tx)信号的功率最大化(并将Tx块的功率处理能力最大化)。通过控制流向OFF状态的接收开关104的泄漏电流和接收开关104的级联开关108、110、及112的源极到漏极的击穿电压，可以确定发射开关102的功率处理能力。因此，发射开关102的最大发射功率可以取决于接收开关104的特性。
应该理解，为了提高Tx开关102的功率处理能力，可以增加多堆叠晶体管108、110、112的数目以降低每个晶体管108、110、112的击穿负荷。例如，根据本发明的另一个实施例，可以级联多于三个的晶体管108、110、及112。而且应该理解，离天线100最远的晶体管112能够控制接收开关104处的泄漏电流。如果最小化流向Rx路径中的OFF状态开关108、110、及112的泄漏电流，则可以从Tx块向天线100传送最大的功率。如上所述，连接在地和晶体管112的体衬底112d之间的体开关晶体管106可以用于控制接收开关104处的泄漏电流。更具体地，通过将体开关晶体管106放置在ON状态114，可以将从天线100到Rx块最远的晶体管112的体衬底112d接地，从而减少从源极112a流到漏极112c的泄漏电流的信号路径。
仍然参考图1B，当接收开关104处于OFF位置时，堆叠晶体管108、110可以是体浮动晶体管而堆叠晶体管112可以是体接地晶体管。图2A示出了根据本发明的示例性实施例的、诸如图1B中的晶体管108、110的OFF状态200下的体浮动晶体管的等价集总模型。图2B示出了根据本发明的示例性实施例的、诸如图1B中的晶体管112的OFF状态202下的体接地晶体管的等价集总模型。根据本发明的示例性实施例，图2A和图2B中的等价模型包括电容器212、214、216、218以及p-n结二极管204、206。
当由接收开关104接收天线100处的电压摆动时，该电压摆动可以在堆叠晶体管108、110、以及112之间进行分配。因此，最远的晶体管112可能只受到天线处的全部电压摆动(voltage swing)的仅三分之一，由此降低了对晶体管112发生源极到漏极击穿电压的可能性。然而，可以理解，如果根据本发明的其它实施例提供了附加的在前晶体管来减少堆叠晶体管108、110、112的负荷，则最远晶体管112处的电压摆动可以不同，并且可能更小。
如图2A所示，晶体管108、110可以是体浮动晶体管。然而，为了减小向Rx块的泄漏电流并最大化Tx块向天线100的功率处理(power handling)，体开关晶体管106可被置于ON位置114，以将体衬底112d连接到地。因此，如图2B所示，晶体管112可以是体接地晶体管，该体接地晶体管减少了从源极112a流到漏极112c的泄漏电流的信号路径。
当负电压摆动施加于接收开关104时，可以导通晶体管112的p-n结二极管204、206，以便通过流过p-n结二极管204、206的电流产生泄漏电流。通过p-n结二极管204、206导通的结果是可能发生的负电压摆动的截取，从而可以限制Tx块向天线100的功率处理能力。然而，由于通过导通p-n结二极管204的电压来固定112a处的电压电平，从而防止了由设备112在OFF状态下的沟道(channel)形成而产生的泄漏电流。事实上，OFF状态下的多堆叠晶体管(multi-stacked transistor)108、110、以及112可以分配天线端的电压摆动，使得最后OFF状态的晶体管112、由此p-n结二极管204、206可能仅受到天线100处电压摆动的三分之一。因此，天线端的总电压摆动可能不足以使最远的晶体管112导通p-n结二极管204、206。
B.接收模式
图1C示出了根据本发明的示例性实施例的处于ON(例如，启用(enable)、接收等)状态的接收开关104的等价电路。在图1C中，可以将接收开关104放置在ON位置以使接收(RX)块接收来自天线100的信号。在接收开关104处于开状态的情况下，可以将发射开关102放置在OFF(例如，禁用、阻碍)状态以将发射开关102与接收开关104隔离开。如图1C所示，在接收开关104处于ON状态时，可以将堆叠晶体管106放置在OFF状态116，从而在晶体管112的体衬底112d和地(即，体浮动)之间提供等价电阻。 通过这种方式，可以最小化从天线100到RX块的接收(Rx)路径的插入损耗(insertion loss)。
图3示出了根据本发明的示例性实施例的、ON状态300的体浮动晶体管的等价集总模型。如上所述，可以在OFF位置116提供晶体管106以提供体浮动晶体管，如图3的等价集总模型所示出的那样。在图3中，随着晶体管112尺寸的增加，在ON 300状态下，寄生电容器304、306、308、310可以提供另一信号路径。更具体地，图3的ON状态晶体管可以使ON-电阻302、栅极-漏极电容器308到栅极-源极电容器310、以及漏极-体(drain-body)电容器304、以及体-源极电容器306作为信号路径。如果体衬底(bodysubstrate，衬底体)接地，则可能丧失通过电容器304、306的这些信号路径之一，从而增加了插入损耗。因此，当接收开关104处于ON状态时，最远的晶体管112需要处于体浮动状态(例如，在晶体管106处于ON状态116的情况下)，以确保插入损耗的最小化。
II.CMOS RF天线开关的第二实施例
现在参考图4A至图4C以及图5来论述具有附加谐波性能和/或功率处理能力的CMOS RF天线开关的可选实施例。总的来说，根据本发明的示例性实施例的CMOS RF天线开关可以包括源极-体或漏极-体电连接。
图4A示出了根据本发明实施例的、另一接收开关404的简化操作。特别是，根据本发明的示例性实施例，接收开关400可以包括级联或堆叠晶体管408、410、412、以及406，其可以是CMOS晶体管。晶体管408可以包括源极408a、栅极408b、漏极408c、以及体衬底408d。晶体管410可以包括源极410a、栅极410b、漏极410c、以及体衬底410d。晶体管412可以包括源极412a、栅极 412b、漏极412c、以及体衬底412d。晶体管406可以包括源极406a、栅极406b、漏极406c、以及体衬底(未示出)。
晶体管408可以使其漏极408c连接至晶体管410的源极410a。另外，晶体管410可以使其漏极410c连接至晶体管412的源极412a。晶体管412的漏极412c可以连接到接收(Rx)块以处理来自天线400的接收信号。另外，晶体管412的体衬底412a可以连接到晶体管406的源极406a。晶体管406的漏极406c可以连接到地。类似于上面所述的，根据体开关技术的实例，可在体衬底412d上设置至少一个晶体管406，该晶体管可作为用于晶体管412的衬底体开关操作。
如前面所述，在OFF状态下，诸如发射开关402的发射开关的功率处理能力可以取决于诸如接收开关404的接收开关的性能(例如，泄漏、电压击穿等)。另外，可以考虑如下因素：天线端400处的大电压摆动的容限(allowance)/处理、OFF设备(例如，诸如接收开关404)的高阻抗的维持、以及接收开关404中负电压摆动时衬底结二极管的禁用，以保证CMOS开关设计的高功率处理能力。根据本发明的示例性实施例，可以利用诸如由晶体管408、410、412提供的多堆叠结构来处理涉及天线端400处的大电压摆动的考虑因素。特别是，天线端400处的电压摆动可以在堆叠或级联晶体管408、410、412之间分配。同样，根据本发明的实施例，如上所述，可以利用作为体开关的晶体管406来提高涉及OFF设备的高阻抗维持的考虑因素。
图4B和图4C示出了根据本发明的示例性实施例的用于接收开关的体开关的操作。如图4B所示，根据本发明的示例性实施例，作为体开关操作的晶体管406可以将体衬底412d连接到(例如，短路414)地。另一方面，参考图4C，根据本发明的示例性实施例， 作为体开关操作的晶体管406可以在体衬底412d和地之间提供电阻，从而提供体浮动状态下的晶体管412。
应该理解，当应用高功率信号的负电压摆动时，接收开关中的OFF设备的衬底结二极管204、206的导通可能是增强CMOS开关的功率处理能力的瓶颈之一。根据本发明的实施例，如图4C所示，在另一端仍处于体浮动状态的同时在(i)源极与体衬底(例如，体)或(ii)漏极与体衬底(例如，体)之间的连接(例如，连接418、420)，可以通过处理来自衬底结二极管的不期望的泄漏电流来改进功率处理能力以及谐波性能。事实上，如图4C所示，晶体管408、412可以包括各自的电连接418、420。根据本发明的示例性实施例，电连接418可以连接晶体管408的源极408a和体衬底408d(例如，体)。同样，电连接420可以连接晶体管410的源极410a和体衬底410d。根据本发明的示例性实施例，电连接418、420可以在各自的源408a、410a和体衬底408d、410d之间提供短路。然而，在本发明的其它实施例中，电连接可以通过晶体管的源极和体衬底之间的电阻(例如，小电阻)来实现。在本发明的另一可选实施例中，可以提供电连接，以使晶体管的漏极连接至体衬底(例如，体)。
应该理解，在通过三个堆叠晶体管408、410、412的接收开关404中，源极与体或漏极与体连接418、420可以应用于天线400侧上的第一晶体管408和第二晶体管410。在本发明的示例性实施例中，最接近Rx块的第三晶体管412可能不包括源极与体或漏极与体连接。相反，如上所述，根据本发明的示例性实施例，第三晶体管412可以包括作为体开关操作的、能够将第三晶体管412置于体浮动状态的晶体管406。
图5示出了根据本发明的示例性实施例的、通过体浮动技术利用源极与体或漏极与体连接的接收开关的等价集总元件模型500。重新参考图2A至图2B，在示例性体浮动技术中，可以存在两个结 二极管204、206——一个用于源极与体结二极管204且另一个用于漏极与体结二极管206。当具有高功率的负电压摆动应用于OFF状态下的CMOS开关时，在OFF状态下，这两个二极管204、206可产生向接收开关的不期望的泄漏电流。图5示出了如果体衬底(例如，晶体管408、410的体衬底)连接到源极或漏极而未连接到该体的另一端(例如，晶体管412的另一端)保持处于体浮动状态，则可以禁用集总元件等价模型中的结二极管之一和结电容器之一。因此，如图5所示，由于衬底结二极管的禁用以及衬底结中的寄生电容的降低，所以在OFF状态下，可以降低Rx开关中的泄漏电流，该衬底结二极管趋向于用作天线端处的高功率电压摆动的电流源。其结果是，具有源极与体或漏极与体之间的连接的开关的功率处理能力要高于仅具有体浮动技术的功率处理能力。
III.仿真结果
根据本发明的示例性实施例，图6示出了如图1C中的利用体浮动技术的CMOS开关的第一OFF状态阻抗602，以及如图4C中的附加利用源极与体连接技术的CMOS开关的第二OFF状态阻抗604。如图6所示，第一OFF状态阻抗602和第二OFF状态阻抗604可以根据操作频率和/或输入功率水平而变化。根据本发明的示例性实施例，第一OFF状态阻抗602中的变化可能归因于寄生电容。另一方面，第二OFF状态阻抗604中的变化可能归因于寄生电容以及负电压摆动时结二极管的导通。
在本发明的示例性实施例中，接收开关(例如，接收开关404)的OFF状态阻抗的变化可以影响功率处理能力以及Tx开关(例如，Tx开关402)处的谐波性能。在通过以固定输入功率扫描频率完成的小信号仿真中，如在图1A和图4A中，上述两种不同结构类型具有几乎相同的OFF状态阻抗。然而，根据本发明的示例性实施例，在通过以固定频率扫描输入功率完成的大信号仿真的情况下，第一 OFF状态阻抗602(例如，使用体浮动技术的CMOS开关)示出了与第二OFF状态阻抗604(例如，在具有源极和体衬底之间连接418、420的CMOS开关)不同的趋势。特别是，在较高RF输入功率情况下，第二OFF状态阻抗604高于第一OFF状态阻抗602。随着输入功率增加，由于OFF状态阻抗的变化以不同方式下降，因此利用体源极连接的开关可以比仅利用体浮动技术的开关具有更高的功率处理能力以及更好的谐波性能。
图7示出了根据本发明的示例性实施例的、用于多频带发射开关的操作实例的仿真结果。特别是，图7示出了在接收开关使用体浮动技术时(如图1A所示)发射开关的第一功率处理能力702。同样，图7也示出在接收开关使用源极与体连接技术时(如图4A所示)发射开关的第二功率处理能力704。
图8示出了根据本发明的示例性实施例的、用于多频带发射开关的操作实例的仿真结果。特别是，图8示出了在接收开关使用体浮动技术时(如图1A所示)发射开关的二次谐波性能802。同样，图8也示出了在接收开关使用源极与体连接技术时(如图4A所示)发射开关的二次谐波性能804。
图9示出了根据本发明的示例性实施例的、用于多频带发射开关的操作实例的仿真结果。特别是，图9示出了在接收开关使用体浮动技术时(如图1A所示)发射开关的三次谐波性能902。同样，图9示出了在接收开关使用源极与体连接技术时(如图4A所示)发射开关的三次谐波性能904。
对于能够理解上述描述和相关附图所提供的教导的本领域技术人员来说，可以认识本文中所给出的本发明的许多改进和其它实施例。因此，应该理解本发明不局限于所给出的特定实施例，并且改进和其它实施例也包括在所附权利要求的范围内。尽管本文中使用了特定术语，但是它们只是一般的和描述意义上的使用，并且不用于限制的目的。

Claims (18)

1.一种CMOS天线开关，包括：
可在多个射频(RF)频带下工作的天线；
与所述天线进行通信的发射开关；以及
与所述天线进行通信的接收开关，其中，所述接收开关包括多个晶体管，所述多个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管包括第一源极、第一漏极、和第一体衬底，所述第二晶体管包括第二源极、第二漏极、和第二体衬底，所述第一体衬底电连接到所述第一源极或所述第一漏极，以及所述第二体衬底可有选择地连接在电阻和地之间；其中，所述多个晶体管还包括在所述电阻和地之间可选择地连接所述第二体衬底的体衬底开关。
2.根据权利要求1所述的天线开关，其中，所述第一漏极连接到所述第二源极，以及所述第二漏极连接到至少一个接收块。
3.根据权利要求2所述的天线开关，其中，所述多个晶体管包括第三晶体管，所述第三晶体管具有第三源极、第三漏极、以及第三体衬底，其中，所述第三体衬底电连接到所述第三源极或所述第三漏极，以及所述第三漏极电连接到所述第一源极。
4.根据权利要求1所述的天线开关，其中，所述电阻包括所述体衬底开关的OFF状态电阻。
5.根据权利要求1所述的天线开关，其中，所述体衬底开关包括第四源极和第四漏极，其中，所述第四源极连接到所述第二体衬底，以及所述第四漏极连接到地。
6.根据权利要求1所述的天线开关，其中，在发射(Tx)模式期间，所述发射开关被启用，所述接收开关被禁用，并且所述体衬底开关被启用，以将所述第二体衬底连接到地，从而最小化泄漏电流，以防止所述接收开关中的沟道形成。
7.根据权利要求1所述的天线开关，其中，在接收(Rx)模式期间，所述发射开关被禁用，所述接收开关被启用，并且所述体衬底开关被禁用，以在所述第二体衬底和地之间提供所述电阻，从而形成接收信号的信号路径。
8.根据权利要求1所述的天线开关，其中，所述多个晶体管包括被级联在一起的互补型金属氧化物半导体(CMOS)。
9.根据权利要求1所述的天线开关，其中，具有电连接到所述第一源极或所述第一漏极的所述第一体衬底的所述第一晶体管离所述天线最近。
10.一种用于CMOS天线开关的方法，包括：
提供可在多个射频频带工作的天线；
将发射开关和接收开关电连接至所述天线，
其中，所述接收开关包括多个晶体管，所述多个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管包括第一源极、第一漏极、和第一体衬底，以及所述第二晶体管包括第二源极、第二漏极、和第二体衬底；
将所述第一体衬底电连接到所述第一源极或所述第一漏极；以及
可选择地将所述第二体衬底连接在电阻和地之间，其中，利用体衬底开关可选择地将所述第二体衬底连接在电阻和地之间。
11.根据权利要求10所述的方法，其中，所述第一漏极连接到所述第二源极，以及所述第二漏极连接到至少一个接收块。
12.根据权利要求11所述的方法，其中，所述多个晶体管包括第三晶体管，所述第三晶体管具有第三源极、第三漏极、和第三体衬底，以及所述方法还包括：
将所述第三体衬底电连接到所述第三源极或所述第三漏极，以及所述第三漏极电连接到所述第一源极。
13.根据权利要求10所述的方法，其中，所述电阻包括所述体衬底开关的OFF状态电阻。
14.根据权利要求10所述的方法，其中，所述体衬底开关包括第四源极和第四漏极，其中，所述第四源极连接到所述第二体衬底，以及所述第四漏极连接到地。
15.根据权利要求10所述的方法，其中，在发射(Tx)模式期间，所述发射开关被启用，所述接收开关被禁用，并且所述体衬底开关被启用，以将所述第二体衬底连接到地，从而最小化泄漏电流，以防止所述接收开关中的沟道形成。
16.根据权利要求10所述的方法，其中，在接收(Rx)模式期间，所述发射开关被禁用，所述接收开关被启用，并且所述体衬底开关被禁用，以在所述第二体衬底和地之间提供所述电阻，从而形成接收信号的信号路径。
17.根据权利要求10所述的方法，其中，所述多个晶体管包括被级联在一起的互补型金属氧化物半导体(CMOS)。
18.根据权利要求10所述的方法，其中，具有电连接到所述第一源极或所述第一漏极的所述第一体衬底的所述第一晶体管离所述天线最近。
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