CN102290024B - 基于内部显示端口接口恢复像素时钟的方法和使用该方法的显示设备 - Google Patents

Abstract

本发明提供了一种基于内部显示端口接口恢复像素时钟的方法和使用该方法的显示设备，该方法包括以下步骤：在中,从X的因子中选择最接近VA或HA的因子，并选择通过从所选择的因子中减去VA而得到的值作为VB，其中HA表示水平活动时段，HB表示水平空白间隔，VA表示垂直活动时段，VB表示垂直空白间隔；固定所选择的VB值，并在Mvid为整数值的条件下选择一个帧周期内的总HB以及通道数量；通过将经由这些通道接收的数据的链路符号时钟的频率乘以乘数Mvid/48来恢复像素时钟。

Description

基于内部显示端口接口恢复像素时钟的方法和使用该方法的显示设备

技术领域

本申请涉及基于iDP（内部显示端口）接口来恢复像素时钟的方法和使用该方法的显示设备。

背景技术

液晶显示器由于其诸如重量轻、外形薄和低功耗驱动之类的特性而应用范围日益扩展。液晶显示器用作诸如笔记本PC的便携式计算机、办公自动化设备、音频/视频设备、室内及室外广告显示设备等。液晶显示器控制向液晶单元施加的电场以调整从背光单元提供的光，由此显示图像。

为了满足用户对高分辨率显示性能的需要，液晶显示器不断地以高信道传输带宽和高视频数据帧刷新率实现具有高图像质量的图像。目前，在电视机系统中，在生成要显示于液晶显示面板上的视频数据的片上系统（“SOC”）与对液晶显示面板的驱动电路的工作定时进行控制的定时控制器之间的视频数据传输使用LVDS（低电压差分信令）接口。LVDS接口的优点是具有低功耗并且受到由于使用低电压摆动电平和差分信号对而导致的外部噪声的影响较小，但由于数据传输速率的限制而不适于传输高分辨率视频数据。

图1是例示在现有技术中SoC板6与面板控制板4经由LVDS接口彼此连接的一个例子的图。

参照图1，以120Hz的帧刷新率和1920×1800的FHD（全高清）分辨率来传输30bpp（每像素比特）视频数据的四端口LVDS接口经由两端口连接器和线缆8a以及与之不同的两端口连接器和线缆8b将SoC板6连接至面板控制板4。包括LVDS发送电路的SoC安装在SoC板6上，而包括LVDS接收电路的定时控制器2安装在面板控制板4上。定时控制器2经由迷你LVDS接口向源驱动IC（集成电路）发送视频数据。

用于以120Hz的帧刷新率发送FHD30bpp视频数据所需的像素时钟按LVDS规范以差分信号对的形式从SoC发送到定时控制器2。像素时钟PXLCLK的频率由式1给出。

PXLCLK＝(H4+HB)×(VA+VB)×f    (1)

这里，HA代表水平活动期时段（horizontal active period），并表示要在显示面板的一个水平线上显示的像素数据的数量。HB代表水平空白期间隔（horizontal blankinterval），并表示通过将相邻HA之间没有像素数据的时段转换为像素数量而得到的值。VA代表垂直活动时段（vertical active period），并表示要在显示面板的一个垂直线上显示的像素数据的数量。VB代表垂直空白间隔（vertical blank interval），并表示通过将相邻VA之间没有像素数据的时段转换为像素数量而得到的值。此外，f表示帧刷新率。

当像素时钟的频率为297MHz时，在FHD120Hz的情况下HB和VB分别为280和45。如果使用式1计算像素时钟PXLCLK的频率，则用于发送FHD分辨率的视频数据所需的像素时钟PXLCLK的频率为297MHz。LVDS接口具有低传输速率，因此在74.25MHz速率的情况下使用四个端口并行地传输视频数据。单个LVDS端口包括30bpp的六个差分信号对，其中的五对用于发送视频数据，而余下的一对用于传输像素时钟PXLCLK。以120Hz的帧刷新率发送30bpp视频数据所需的最少数量的对是24个，并且线的数量是48（最少数量的对的两倍）。由于存在专用于像素时钟的线，因此还需要四对时钟传输线。因此，考虑到LVDS的低传输速率，用于发送视频数据和像素时钟所需的线的数量随着显示面板的分辨率变高而呈几何级数增长。

为LVDS接口提供的大量传输线对显示设备的制造成本有直接影响，减少了设计PCB（印刷电路板）版图的自由度，并增大了EMI（电磁干扰）。此外，由于高频时钟信号被直接提供给PCB，因此PCB上的EMI增大。与之形成对比，LVDS接口的优点是，由于像素时钟PXLCLK从发送电路Tx直接发送到接收电路Rx，因此接收电路Rx不需要恢复时钟信号PXLCLK。因此，如果以式2和图2中所示的期望像素时钟PXLCLK的频率从发送电路Tx发送视频数据且接收电路Rx被设计成允许该频率，则LVDS接口能够通过应用定义好的HB值和定义好的VB值而不使用数据速率调节（data rate throttleing:“DRT”）功能，来根据所有的分辨率发送连续像素时钟。

BW＝PXLCLK×CD    (2)

这里，BW表示数据的信道传输带宽，CD表示颜色深度（color depth）。

已经用作现有LVDS接口的替代物（countermeasure）的iDP接口支持通道（lane）上的3.24Gbps的串行数据链路速率，因此能够以较少的通道计数（lane count）来发送高颜色深度、高分辨率和高帧刷新率的视频数据。iDP接口并不按照与DP接口相同的方式而单独使用时钟传输线，因此接收电路Rx需要执行CDR（时钟和数据恢复）处理以恢复时钟信号。为此，iDP接口使用将接收的时钟乘以M/N而得到的8比特M/N PLL（锁相环）而在接收电路Rx中恢复像素时钟。这里，N设为48，M为正整数。然而，由于尚未建立在接收电路Rx中恢复像素时钟的系统性方法，因此难以应用iDP接口。

发明内容

本发明的实施方式提供了一种基于iDP接口来恢复像素时钟的方法和使用该方法的显示设备，该方法能够在iDP接口中系统地恢复像素时钟。

根据本发明的一个实施方式，提供了一种基于iDP接口来恢复像素时钟的方法，该方法包括以下步骤：在中，从X的因子中选择最接近VA或HA的因子，并选择通过从所选择的因子中减去VA而得到的值作为VB，其中HA表示水平活动时段，HB表示水平空白间隔，VA表示垂直活动时段，VB表示垂直空白间隔；固定所选择的VB值，并在Mvid为整数值的条件下选择一个帧周期内的总HB以及通道的数量；通过将经由这些通道接收的数据的链路符号时钟的频率乘以乘数Mvid/48来恢复像素时钟。

根据本发明的一个实施方式，提供了一种显示设备，该显示设备包括：iDP发送电路；iDP接收电路，其配置为通过将从所述iDP发送电路发出的数据的主链路符号时钟的频率乘以乘数Mvid/48来恢复像素时钟；连接在所述iDP发送电路与所述iDP接收电路之间的N（其中N为等于或大于2的正整数）个通道；SoC（片上系统），其配置为生成数据并经由所述iDP发送电路发送所述数据；以及定时控制器，其配置为利用所述像素时钟对经由所述iDP接收电路接收的数据进行采样。

所述iDP接收电路：从X的因子中选择最接近VA或HA的因子，选择通过从所选择的因子中减去VA而得到的值作为VB，并在

中Mvid为整数值的条件下选择一个帧周期内的总HB以及通道的数量，其中HA表示水平活动时段，HB表示水平空白间隔，VA表示垂直活动时段，VB表示垂直空白间隔；存储VB、总HB、通道的数量的信息、数据的分辨率以及帧刷新率；以及根据所接收的数据的分辨率、所述帧刷新率和所述通道的数量来选择用于恢复所述像素时钟的Mvid。

附图说明

附图被包括进来以提供对本发明的进一步理解，并且被并入而构成了本说明书的一部分，附图例示了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：

图1是例示在SoC板与面板控制板之间的LVDS接口连接的一个例子的图；

图2是例示该LVDS接口中的像素时钟与数据传输带宽之间的关系的曲线；

图3是例示根据本发明的一个实施方式的iDP发送电路和iDP接收电路的图；

图4是例示在iDP接口中经由主链路通道而发送的3.24Gbps链路符号时钟的一个例子的波形图；

图5是例示在iDP接收电路中恢复的像素时钟的图；

图6例示了HA、HB、VA和VB；

图7是例示56250的因子（prime factor）的表；

图8是例示2560×1080分辨率和120Hz帧刷新率下的iDP接口参数的表；

图9是例示112500的因子的表；

图10是例示28125的因子的表；

图11是例示FHD分辨率（1920×1080）和60Hz帧刷新率下的iDP接口参数的表；

图12是例示FHD分辨率（1920×1080）和120Hz帧刷新率下的iDP接口参数的表；

图13是例示FHD分辨率（1920×1080）和240Hz帧刷新率下的iDP接口参数的表；

图14是例示2560×1080分辨率和240Hz帧刷新率下的iDP接口参数的表；

图15是例示通过由iDP接口标准支持的DRT功能改变后的HB时段的图；

图16是例示根据通道数量而彼此不同的VB-ID分组配置的图；

图17是例示根据通道数量而彼此不同的MSA分组配置的图；

图18是例示根据本发明的一个实施方式的用于恢复像素时钟的方法所需参数的设置过程的流程图；

图19是例示根据本发明的一个实施方式的显示设备的框图；

图20是例示图19中所示的SoC与定时控制器之间的一个电路配置示例的图；以及

图21是例示图19中所示的SoC与定时控制器之间的另一个电路配置示例的图。

具体实施方式

下面，将参照附图详细说明本发明的实现方式。在说明书中通篇用类似的附图标记指代类似的元素。在以下说明中，当确定对与本发明有关的公知功能或配置的详细说明会不必要地混淆本发明的要点时，将省略对它们的详细说明。

参照图3，iDP接口包括连接在iDP发送电路（TX）10和iDP接收电路（RX）20之间的多个通道31。各个通道31包括用于传输差分信号对的一对线。此外，iDP接口包括HPD（热插拔检测）传输线32。iDP发送电路10是源装置（source device），并检测经由HPD传输线32而接收的HPD信号。在从HPD信号的上升沿起该HPD信号维持在高逻辑电平的时段期间，iDP发送电路10经由主链路通道31发送通过ANSI8B/10B编码方案编码的主链路数据。iDP接收电路20是接收装置（sink device)，并接收经由主链路通道31发出的Mvid值，并使用M/N PLL21恢复像素时钟PXLCLK。此外，iDP接收电路20在待机模式向iDP发送电路10发送具有低逻辑电平的HPD信号，并锁定在待机模式从M/N PLL21输出的数据符号的像素时钟和相位。

根据本发明的一个实施方式的iDP接收电路20基于以下（1）至（8）来恢复像素时钟PXLCLK。

（1）各个通道31发送与通过将总HB除以通道计数（或者通道数量Lane_count）而得到的值相对应的HB，该总HB是通过将一个帧周期期间的HB求和而获得的。以下，与通过将总HB除以通道计数而得到的值相对应的水平空白间隔被称为“HB”。

（2）通过针对所有的分辨率和帧刷新率来优化iDP标准的DRT功能而找到满足整数Mvid值（M/N PLL的M值）的HB和VB。

以整数或简单小数形式发送HB’。

最小HB’和VB应满足iDP接收电路20的最小工作条件。

（5）为了获得整数的Mvid值，基于帧刷新率，HA+HB或VA+VB应为因子112或500、56或250、或28或125中的一种。

（6）固定HB或固定VB要满足式5、6、9和10。

（7）要预先设置能够以相应链路速率发送至最大值的最大HB，以防止当通过固定VB获得HB时的许多重复。

（8）以上获得的Mvid值是等于或小于255的整数。

下面，将详细说明本发明的实施方式。

iDP接收电路20的M/N PLL21针对如图5所示的Mvid来恢复离散像素时钟PXLCLK。在本发明的一个实施方式中，使用DRT功能获得变量HB、VB和Mvid值，并使用这些值以给定分辨率并经由最少数量的通道来发送当前使用的所有颜色深度的视频数据。

在iDP发送电路10与iDP接收电路20之间不存在用于发送时钟的线。因此，iDP接收电路20的M/N PLL21通过将经由主链路通道31接收的主链路数据的链路符号时钟（以下在一些情况下简称为“LSCLK”）乘以乘法比率Mvid/48来恢复像素时钟PXLCLK。链路符号时钟的串行比特率为3.24Gbps/通道，而其频率f_LSCLK为324MHz/sec。Mvid值是介于0和255之间的整数（其可以获得为8比特），并满足式3和4。

在FHD120Hz(HA=1920，VA=1080)的例子中，当HB为280且VA为45时，根据式3，像素时钟PXLCLK的频率为297MHz且f_LSCLK为324MHz。此时，Mvid值根据式4而变为44，从而满足所有的条件。然而，如果分辨率为2560×1080且帧刷新率为120Hz，则像素时钟PXLCLK的频率为384.3MHz，Mvid值为56.8，因此不能使用iDP接口。在该情况下，为了满足Mvid值变为整数的条件，通过利用DRT功能适当调整HB和VB而得到的像素时钟PXLCLK被赋予式3。然而，每当分辨率和帧刷新率发生改变时，直到Mvid值变为整数才能找到HB和VB的组合。因此，本发明提出了一种系统地找到iDP接口中的HB和VB的最优组合的方法。

$\begin{array}{c}\mathrm{PXLCLK}=\frac{\mathrm{Mvid}}{48}\×\mathrm{LSCLK}\\ \⇒(\mathrm{HA}+\mathrm{JB})\×(\mathrm{HA}+\mathrm{VB})\×f=\frac{\mathrm{Mvid}}{48}\×\mathrm{LSCLK}\end{array}---\left(3\right)$

$\mathrm{Mvid}=\frac{(\mathrm{HA}+\mathrm{HB})\×(\mathrm{VA}+\mathrm{VB})\×f\×48}{\mathrm{LSCLK}}---\left(4\right)$

在式4中，分辨率和再现（reproduction）频率固定，因此HA、VA和f也固定。在该方法中，链路速率固定为3.24Gbps，LSCLK也固定。对大部分NTSC（美国电视标准委员会）显示设备应用的帧刷新率为60Hz、120Hz和240Hz当将这种帧刷新率带入式4时，60Hz时的Mvid即Mvid_60Hz、120Hz时的Mvid即Mvid1_20Hz以及240Hz时的Mvid即Mvid_240Hz如下式。

${\mathrm{Mvid}}_{60\mathrm{Hz}}=\frac{(\mathrm{HA}+\mathrm{HB})\×(\mathrm{VA}+\mathrm{VB})}{\mathrm{112,500}}$

${\mathrm{Mvid}}_{120\mathrm{Hz}}=\frac{(\mathrm{HA}+\mathrm{HB})\×(\mathrm{VA}+\mathrm{VB})}{\mathrm{56,250}}$

${\mathrm{Mvid}}_{240\mathrm{Hz}}=\frac{(\mathrm{HA}+\mathrm{HB})\×(\mathrm{VA}+\mathrm{VB})}{\mathrm{28,125}}$

这里，112500、56250和28125是通过将帧刷新率f带入LSCLK(=3.24Gbps)×f×48而得到的值。

上式中(HA+HB)和(VA+VB)中的至少一个必须为因子，使得Mvid值变为整数。例如，在帧刷新率为120Hz的情况下，(HA+HB)和(VA+VB)中的至少一个必须为56250的因子中最接近VA或HA的因子。如果该因子小于HA或VA，则HB或VB变为负空白时间，而如果该因子过大，则由于HB或VB变得过大而不能以相应的帧刷新率来驱动显示设备。为此，VB和HB必须满足以下式5和6。

图6是例示HA、HB、VA和VB的图。在图6中，HA和VA表示要在显示设备上显示的视频数据RGB PXL数据的活动时段，HB表示水平空白间隔，VB表示垂直空白间隔。

$\mathrm{VB}=\mathrm{factor}\left(x\right)-\mathrm{VA}(\mathrm{factor}\left(x\right)>\mathrm{VA})---\left(5\right)$

$\mathrm{HB}=\mathrm{factor}\left(x\right)-\mathrm{HA}(\mathrm{factor}\left(x\right)>\mathrm{HA})---\left(6\right)$

在式5和6中，factor(x)表示根据帧刷新率而变化的因子。

在分辨率为2560×1080且帧刷新率为120Hz的情况下，如果(VA+VB)固定为因子56250，则利用式5从56250的因子中选择与垂直分辨率1080最接近的1125（参见图7）。通过从1125中减去1080得到45作为VB值。在固定了按照该方式获得的VB值后，如果在通过应用iDP接口支持的DRT功能而改变HB的同时得到整数的给定Mvid值，则可以获得图8中所示的结果。在图8中，当总HB即HB_total为240且VB为45时，Mvid值为整数56。在该情况下，当经由iDP接口以帧刷新率120Hz发送分辨率为2560×1080的输入图像时，在LSCLK的串行链路速率3.24Gbps下，支持能够利用24bpp（对R、G和B中每一个为8比特）、30bpp（对R、G和B中每一个为10比特）和36bpp（对R、G和B中每一个为12比特）三者发送图像的信道传输带宽的iDP通道数量Lane_count可以选为6。在图8中，#iDP通道表示所需通道数量。如果#iDP通道为3.50，则iDP接口中所需的通道数量为4，而如果#iDP通道为4.38，则iDP接口中所需的通道数量为5。此外，如果#iDP通道为5.28，则iDP接口中所需的通道数量为6。

在帧刷新率为60Hz的例子中，对于所有的分辨率，要求(HA+HB)或(VA+VB)为112500的因子（参见图9）中最接近VA或HA的因子。在帧刷新率为240Hz的例子中，对于所有的分辨率，要求(HA+HB)或(VA+VB)为28125的因子（参见图10）中最接近VA或HA的因子。

在FHD（1920×1080）和f=60Hz的情况下，如果(VA+VB)固定为因子11250，则利用式5从11250的因子中选择最接近垂直分辨率1080的因子1250。在该情况下，选择VB=1250-1080=170。在将VB值固定为按照该方式得到的值170后，如果在通过应用DRT来改变HB的同时得到整数的给定Mvid值，则可以获得图11中所示的结果。在图11中，当总HB即HB_total为2520且VB为170时，Mvid值为整数28。在该情况下，当经由iDP接口以帧刷新率60Hz发送具有FHD（1920×1080）的输入图像时，在LSCLK的串行链路速率3.24Gbps下，支持能够利用24bpp（对R、G和B中每一个为8比特）、30bpp（对R、G和B中每一个为10比特）和36bpp（对R、G和B中每一个为12比特）三者发送图像的信道传输带宽的iDP通道数量（Lane_count）可以选为3。

在FHD（1920×1080）和f=120Hz的情况下，如果(VA+VB)固定为因子56250，则利用式5从56250的因子中选择最接近垂直分辨率1080的因子1125（参见图7）。在该情况下，选择VB=1125-1080=45。在固定按照该方式得到的VB值后，如果在通过应用DRT来改变HB的同时得到整数的给定Mvid值，则可以获得图12中所示的结果。在图12中，当总HB即HB_total为2550且VB为45时，Mvid值为整数51。随着Mvid增大1，HB增大50。在该情况下，当经由iDP接口以帧刷新率120Hz发送具有FHD（1920×1080）的图像时，在LSCLK的串行链路速率3.24Gbps下，支持能够利用24bpp（对R、G和B中每一个为8比特）、30bpp（对R、G和B中每一个为10比特）和36bpp（对R、G和B中每一个为12比特）三者发送图像的信道传输带宽的iDP通道数Lane_count可以选为5。

在FHD（1920×1080）和f=240Hz的情况下，如果(VA+VB)固定为因子28125，则利用式5从28125的因子中选择最接近垂直分辨率1080的因子1125（参见图10）。在该情况下，选择VB=1125-1080=45。在固定按照该方式得到的VB值后，如果在通过应用DRT来改变HB的同时得到整数的给定Mvid值，则可以获得图13中所示的结果。在图13中，当总HB即HB_total为2125且VB为45时，Mvid值为整数85。在该情况下，当经由iDP接口以帧刷新率120Hz发送具有FHD（1920×1080）的图像时，在LSCLK的串行链路速率3.24Gbps下，支持能够利用24bpp（对R、G和B中每一个为8比特）、30bpp（对R、G和B中每一个为10比特）和36bpp（对R、G和B中每一个为12比特）三者发送图像的信道传输带宽的iDP通道数量（Lane_count）可以选为8。

在2560×1080分辨率和f=240Hz的情况下，如果(VA+VB)固定为因子28125，则利用式5从28125的因子中选择最接近垂直分辨率1080的因子1125（参见图10）。在该情况下，选择VB=1125-1080=45。在固定按照该方式得到的VB值后，如果在通过应用DRT来改变HB的同时得到整数的给定Mvid值，则可以获得图14中所示的结果。在图14中，当总HB即HB_total为2800且VB为45时，Mvid值为整数112。在该情况下，当经由iDP接口以帧刷新率240Hz发送具有分辨率2560×1080的图像时，在LSCLK的串行链路速率3.24Gbps下，支持能够利用24bpp（对R、G和B中每一个为8比特）、30bpp（对R、G和B中每一个为10比特）和36bpp（对R、G和B中每一个为12比特）三者发送图像的信道传输带宽的iDP通道数量（Lane_count）可以选为7。

可以根据设计者对输入图像分辨率、通道数量、帧刷新率等的考虑而选择不同的如图8以及图11至14中所示的iDP接口参数。

iDP接口支持的DRT使得能够根据需要来增大或减小HB。因此，根据本发明的实施方式，当VB固定时，能够利用DRT并根据整数的给定Mvid值来增大或减小总HB即HB_total。图15是例示当使用N（N为等于或大于2的正整数）个通道时iDP接口中的数据传输分组的图。在图15中，“BS”表示HB的开始，“BE”表示HB的结束。HB’表示可以由DRT功能改变的HB。如式7所示，总HB即HB_total由通道的数量Lane_count和HB’定义。图15中所示的“DE”表示数据使能信号，该数据使能信号表明存在视频信号，并且该数据使能信号由定时控制器生成。定时控制器基于由iDP接收电路20恢复的像素时钟PXLCLK生成数据使能信号DE。

HB_total＝HB′×Lane_count    (7)

HB’是分配到用于传输的各个通道中的HB值，且为整数或简单小数。例如，如果HB’为20.5，从iDP发送电路10发送的HB’按照21、20、21、20…的顺序发送。在iDP标准规范中公开了这一内容，并且iDP接收电路20可以处理的HB’的最大变化范围是HB’±2。在图8中，存在许多HB和VB的组合使得Mvid值能够变为整数且能够利用iDP接口的六个通道发送所有的颜色深度数据。然而，在图8中满足iDP接口标准的最优Mvid、HB和VB组合的数量为3个（HB’=40、65、90）。

在固定VB并调节HB的情况下，由于计算HB值的方式非常多样化，因此优选的方法是预先计算总HB即HB_total的上限值，并根据该值得到使得Mvid值变为整数的HB值。如果将用于获得信道传输带宽的式2与用于恢复iDP接口中的像素时钟的式3相结合，则可以按如下方式获得与在LSCLK的串行链路速率3.24Gbps下定义的分辨率、颜色深度和帧刷新率相对应的最大的总HB即HBtotal。

iDP接口在数据传输中使用ANSI8B/10B编码，因此信道传输带宽BW_iDP满足式8。

${\mathrm{BW}}_{\mathrm{iDP}}=\frac{\mathrm{BW}}{0.8}---\left(8\right)$

首先，定义iDP接口所必需的通道的数量Lane_count和颜色深度。例如，如果要经由六个通道以LSCLK的串行比特率3.24Gbps而发送FHD(1920×1080)和f=120Hz的图像，则按如下方式计算满足合适的最大信道传输带宽Maximum BW的总HB即HB_total。以下结果对应于图8中所示的结果。因此，在总HB即HB_total小于640且经由六个通道发送主链路数据的条件下，可以将HB’计算为整数或简单分数。

$3.24\mathrm{Gbps}=\frac{1}{{\mathrm{Lane}}_{\mathrm{count}}}\frac{(2560+{\mathrm{HB}}_{\mathrm{total}})\×(1080+45)\×20\×36}{0.8}$

$\frac{3.24\×{10}^9}{13500}\×\frac{0.8}{36}\×{\mathrm{Lane}}_{\mathrm{count}}=2560+{\mathrm{HB}}_{\mathrm{total}}$

HB_total=640    HB'=106.66

根据在iDP接口协议中描述的规则，iDP发送电路10必需针对各个HB向iDP接收电路20发送包括图像属性信息的垂直空白ID（以下称为“VB-ID”）。

参见图16，VB-ID分组格式根据通道的数量而彼此不同。iDP发送电路10对数据的1和0进行扰码以使得1和0的数量比在发送数据时达到最大。为了执行扰码，iDP发送电路10利用8比特LFSR（线性反馈移位寄存器）病针对每个LSCLK随机地改变并发送输入符号。iDP发送电路10将待输入的每第512个BS符号识别为SR（扰码器重置）符号并重置该8比特LFSR。DP接口支持内容保护功能。在该功能中，SR符号被称为CPSR（内容保护SR）符号，而在增强的分帧模式中CPSR符号被称为BF符号。然而，由于iDP接口不支持内容保护功能，因此虽然使用了BF符号，但该BF符号用在增强的分帧模式中而没有内容保护。Maud表示音频数据的M值并且在显示设备中被视为伪数据。

在HB’期间从iDP发送电路10发送VB-ID分组。经由4-16通道/组而发送的VB-ID分组具有包括BE符号的八个符号，而经由2-3通道/组而发送的VB-ID分组具有包括BE符号的十一个符号。此外，经由1通道/组而发送的VB-ID分组具有包括BE符号的十七个符号。因此，HB’必须确保最小的HB’或稍大的HB’以发送VB-ID分组。最小HB’根据通道数量和颜色深度而彼此不同，但必须满足下式9。在上述2560×1080分辨率和f=120Hz的情况下，如果经由六个通道发送VB-ID，则必须确保用于发送至少八个符号的时间。如果带入式9，则HB’为80，即8的10倍，因此足以满足iDP接口协议。

$\mathrm{VB}-{\mathrm{ID}}_{\mathrm{symbol}}\≤\frac{{\mathrm{HB}}^{\′}\×\mathrm{CD}}{8}---\left(9\right)$

这里，VB-ID_symbol表示VB-ID分组中的符号数量，CD表示颜色深度。如果一个像素包括三个子像素，则N bpp（每像素比特）变为N/3(pbc)。

此外，根据iDP接口协议中描述的规则，必须针对各个VB发送MSA（主流属性）分组。参见图17，MSA分组格式根据通道的数量而彼此不同。在图17中，连续两次发送SS（Secondary Data Start，辅助数据开始）作为表示MSA分组发送开始的信号。仅发送一次SE（Secondary Data End，辅助数据结束）作为表示MSA分组结束的信号。此外，xxh’s是表示伪符号的信号（不必在意），并且当由iDP接收电路20接收该信号时，iDP接收电路20忽略包括xxh’s的符号。

在VB间隔期间从iDP发送电路10发送MSA分组。经由4-16通道/组而发送的MSA分组具有包括BE符号的十三个符号（未示出），而经由2-3通道/组而发送的MSA分组具有包括BE符号的二十二个符号。此外，经由1通道/组而发送的MSA分组具有包括BE符号的四十个符号。因此，VB时间必须满足下式10以发送MSA分组。

${\mathrm{MSA}}_{\mathrm{symbol}}\≤\frac{\mathrm{VB}\×\mathrm{CD}}{8}---\left(10\right)$

这里，MSA_symbol表示MSA分组中的符号数量，而CD表示颜色深度（或数据的比特数）。在式10中颜色深度的单位是bpc。

在除了式9和10以外的公式中，颜色深度的单位是bpp。

图18是例示根据本发明的一个实施方式的像素时钟恢复方法所需参数的设置过程的流程图。

在图18中，首先，设置输入图像的分辨率、帧刷新率f和颜色深度CD（S1）。然后，选择满足式5和6的因子factor(x)，并选择通道数量Lane_count（S2和S3）。

接下来，固定HB值，并针对Mvid值验证HB值的适当性（S4和S6）。如果HB值适当，则检查HB’值和VB值是否满足式9和10，并且在检查出HB’值为整数后计算VB值（S8、S10和S12）。设置满足Mvid值为整数这一条件的最终HB值和最终VB值（S14）。

在步骤S6中，如果确定HB值不适当，则在适当调整VB值后固定VB值，并针对Mvid值验证VB值的适用性（S5和S7）。如果VB值适当，则检查该VB值是否满足式10，计算最大允许的总HB即HB_total和HB’，然后确定HB’是否满足式9以及HB’是否为整数（S9、S11和S13）。接下来，设置满足Mvid值为整数这一条件的最终HB值和最终VB值（S14）。

如果在步骤S7中确定VB值不适合，则通过步骤S4、S6、S8、S10和S12设置最终HB值和最终VB值。

图19是例示根据本发明的一个实施方式的显示设备的框图。

在图19中，显示设备包括显示面板100、SoC300、定时控制器200、数据驱动电路110和扫描驱动电路120。

显示面板100具有彼此交叉的数据线和扫描线（或选通线）。显示面板100具有以矩阵形式形成并由数据线和扫描线限定的像素。在数据线和扫描线的交叉部布置有薄膜晶体管（TFT）。显示面板100可以由平板显示器的显示面板来实现，该平板显示器例如液晶显示器（LCD）、场发射显示器（FED）、等离子体显示面板（PDP）、具有无机或有机发光二极管的电致发光（EL）器件或电泳显示器（EPD）。如果显示面板100由LCD的显示面板来实现，则必须要有背光单元。背光单元可以由直接型背光单元或边缘型背光单元来实现。

SoC300经由上述iDP接口向定时控制器200发送包括视频数据信息的主链路数据。定时控制器200通过将主链路数据的链路时钟LSCLK乘以乘法比率Mvid/48来恢复像素时钟PXLCLK，利用该像素时钟PXLCLK对数字视频数据进行采样，并向数据驱动电路100发送采样数字视频数据。此外，定时控制器200基于像素时钟PXLCLK来生成用于对数据驱动电路110和扫描驱动电路120二者的工作定时进行控制的定时控制信号。用于在定时控制器200与数据驱动电路110之间进行数据传输的接口可以由迷你LVDS接口来实现，但不限于此。例如，定时控制器200与数据驱动电路110之间的接口可以采用在本申请人提出的美国专利申请No.12/543,996（2009年8月19日）、美国专利申请No.12/461,652（2009年8月19日）等中提出的接口。

数据驱动电路110在定时控制器200的控制下对数字视频数据进行锁存。数据驱动电路110将该数字视频数据转换为输出到数据线的数据电压。扫描驱动电路120在定时控制器200的控制下向扫描线顺序地提供与这些数据电压同步的扫描脉冲。

图20和21是例示SoC300与定时控制器200之间的像素电路配置的图。

在图20中，SoC300安装在第一PCB301上，而定时控制器200和iDP接收电路20安装在第二PCB201上。安装有iDP发送电路10的第三PCB400布置在第一PCB301与第二PCB201之间。第一PCB301经由例如FFC（柔性扁平线缆）的柔性线缆302和连接器而连接至第三PCB400。从第一PCB301上的SoC300生成的数据可以经由LVDS发送电路而发送到第三PCB400。第二PCB201经由柔性线缆401和连接器而连接至第三PCB400。iDP发送电路10经由iDP接口从SoC300向第二PCB201发送数据，而iDP接收电路20恢复像素时钟PXLCLK以将其与数据一起发送到定时控制器200。

第二PCB201经由柔性线缆112连接至源PCB111。安装有数据驱动电路的源驱动IC110a的带载封装（TCP，Tape Carrier Package）附接至源PCB111和显示面板100。

在图21中，iDP发送电路10可以嵌入SoC300中，而iDP接收电路20可以嵌入定时控制器200中。SoC300安装在第一PCB500上，定时控制器200安装在第二PCB201上。第一PCB500经由柔性线缆401和连接器而连接至第二PCB201。由第一PCB500上的SoC300生成的数据经由iDP接口而发送到第二PCB201。

iDP接收电路20存储如图8和12-14中所示的表，并通过选择满足输入图像的分辨率、帧刷新率f和通道数量的参数来恢复像素时钟。

如上所述，根据本发明，计算诸如HB、VB、Mvid等的参数，能够系统地和高效地优化用于在iDP接口中恢复像素时钟的参数。

虽然已经参照多个示例性实施方式描述了这些实施方式，但应当理解的是，本领域技术人员能够设想许多其他的修改和实施方式，这些其他的修改和实施方式也落入本公开的原理的精神的范围内。更具体而言，在本公开、附图和所附权利要求书的范围内，可以在主题组合设置的组成部件和/或设置方面做出各种变型和修改。除了在这些组成部分和/或设置中的变型和修改以外，另选的使用方式对本领域技术人员也是显而易见的。

本申请要求2010年6月18日提出的韩国专利申请No.10-2010-0057926的优先权，以引证方式将其合并于此，如同在此进行了充分阐述。

Claims (14)

1.一种基于内部显示端口iDP接口来恢复像素时钟的方法，该方法包括以下步骤：

在

中，从X的因子中选择最接近VA或HA的因子,X是链路符号时钟LSCLK/（帧刷新率f×48），并选择通过从所选择的因子中减去VA而得到的值作为VB，其中Mvid表示M/N锁相环PLL的M值，HA表示水平活动时段，HB表示水平空白间隔，VA表示垂直活动时段，VB表示垂直空白间隔；

固定所选择的VB值，并在Mvid为整数值的条件下选择一个帧周期内的总HB以及通道的数量；以及

通过将经由所述通道接收的数据的链路符号时钟的频率乘以乘数Mvid/48来恢复像素时钟。

2.根据权利要求1所述的方法，其中，(HA+HB)和(VA+VB)中的至少一个是因子。

3.根据权利要求1所述的方法，其中，如果所选择的因子由factor(x)表示，则VB和HB满足VB=factor(x)-VA,其中factor(x)＞VA和HB=factor(x)-HA,其中factor(x)＞HA。

4.根据权利要求1所述的方法，其中，如果将可以通过数据速率调节DRT来改变的HB由HB’表示，所述通道的数量由Lane_count表示，并且所述总HB由HB_total表示，则HB_total由HB_total=HB'×Lane_count给出。

5.根据权利要求4所述的方法，该方法进一步包括以下步骤：在HB期间接收VB-ID分组，

其中，如果该垂直空白ID VB-ID分组中的符号的数量由VB-ID_symbol表示，所接收数据的颜色深度由CD表示，

则所述符号的数量满足 $\mathrm{VB}-{\mathrm{ID}}_{\mathrm{symbol}}\≤\frac{{\mathrm{HB}}^{\′}\×\mathrm{CD}}{8}.$

6.根据权利要求1所述的方法，该方法进一步包括以下步骤：在VB期间接收主流属性MSA分组，

其中，如果该MSA分组中的符号的数量由MSA_symbol表示，所接收数据的颜色深度由CD表示，

则所述符号的数量满足 ${\mathrm{MSA}}_{\mathrm{symbol}}\≤\frac{\mathrm{VB}\×\mathrm{CD}}{8}.$

7.一种显示设备，该显示设备包括：

内部显示端口iDP发送电路；

iDP接收电路，其被配置为通过将从所述iDP发送电路发出的数据的主链路符号时钟的频率乘以乘数Mvid/48来恢复像素时钟,其中Mvid表示M/N锁相环PLL的M值；

连接在所述iDP发送电路与所述iDP接收电路之间的N个通道，其中N为等于或大于2的正整数；

片上系统SoC，其被配置为生成数据并经由所述iDP发送电路发送所述数据；以及

定时控制器，其被配置为利用所述像素时钟对经由所述iDP接收电路所接收的数据进行采样，

其中，所述iDP接收电路：

在

中，从X的因子中选择最接近VA或HA的因子，X是链路符号时钟LSCLK/（帧刷新率f×48），选择通过从所选择的因子中减去VA而得到的值作为VB，并在Mvid为整数值的条件下选择一个帧周期内的总HB以及通道的数量，其中HA表示水平活动时段，HB表示水平空白间隔，VA表示垂直活动时段，VB表示垂直空白间隔；

存储VB、总HB、通道的数量的信息、数据的分辨率以及帧刷新率；以及

根据所接收数据的分辨率、所述帧刷新率和所述通道的数量来选择用于恢复所述像素时钟的Mvid。

8.根据权利要求7所述的显示设备，其中，(HA+HB)和(VA+VB)中的至少一个是因子。

9.根据权利要求7所述的显示设备，其中，如果所选择的因子由factor(x)表示，则VB和HB满足VB=factor(x)-VA,其中factor(x)＞VA和HB=factor(x)-HA,其中factor(x)＞HA。

10.根据权利要求7所述的显示设备，其中，如果将可以通过数据速率调节DRT来改变的HB由HB’表示，所述通道的数量由Lane_count表示，并且所述总HB由HB_total表示，则HB_total由HB_total=HB'×Lane_count给出。

11.根据权利要求10所述的显示设备，其中，所述iDP接收电路在HB期间接收垂直空白ID VB-ID分组，并且

其中，如果该VB-ID分组中的符号的数量由VB-ID_symbol表示，所接收数据的颜色深度由CD表示，则所述符号的数量满足

12.根据权利要求7所述的显示设备，其中，所述iDP接收电路在VB期间接收主流属性MSA分组，并且

其中，如果该MSA分组中的符号的数量由MSA_symbol表示，所接收数据的颜色深度由CD表示，则所述符号的数量满足

13.根据权利要求7所述的显示设备，该显示设备进一步包括：

显示面板，其被配置为显示所述数据；

数据驱动电路，其被配置为在所述定时控制器的控制下向所述显示面板的数据线提供数据电压；以及

扫描驱动电路，其被配置为在所述定时控制器的控制下向所述显示面板的扫描线顺序地提供扫描脉冲。

14.根据权利要求13所述的显示设备，其中，所述显示面板是液晶显示器LCD、场发射显示器FED、等离子体显示面板PDP、电致发光EL设备和电泳显示器EPD中任意一种的显示面板。

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