CN102222697A - 一种基于电子隧穿的栅控金属-绝缘体器件 - Google Patents

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Abstract

本发明属于量子效应器件技术领域，具体涉及一种基于电子隧穿的栅控金属-绝缘体器件。本发明包括：一个半导体衬底，位于半导体衬底之上的源极、漏极、源掺杂区、隧穿绝缘体层、金属层；所述的金属层、隧穿绝缘体层与半导体衬底构成一个MIS结构；还包括：位于半导体衬底之上所述MIS结构一侧的栅极，以及位于MIS结构与所述栅极之间的栅绝缘体层。本发明采用平台工艺制作了一种基于量子隧穿效应的类似MOSFET（MOS-like）的器件，通过对MOS-like器件施加合适的偏压，可以控制其隧穿效率，减小反向电流，提高亚阈值摆幅性能。

Description

一种基于电子隧穿的栅控金属-绝缘体器件
技术领域
本发明属于量子效应器件技术领域，具体涉及一种基于量子隧穿效应的半导体器件。
背景技术
近年来，以硅集成电路为核心的微电子技术得到了迅速的发展。集成度作为衡量集成电路发展的重要指标之一，基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长，这要求器件的尺寸不断的缩小。在半导体器件特征尺寸的不断缩小过程中，当芯片的特征尺寸处于微米尺度时，其中的电子在波粒二重性中主要呈粒子性，目前大多数半导体器件只利用了电子的粒子性；当芯片的特征尺寸处于纳米尺度时，尤其当特征尺寸与电子的德布洛波长或电子的平均自由程可比拟或更小时，其中的电子在波粒二重性中主要呈波动性，这种电子的波动性就是一种量子效应。所谓量子效应是电子的能量被量子化，电子的运动在某个方向上受到约束。
隧穿效应也叫势垒贯穿，按照经典理论，总能量低于势垒是不能实现反应的。但依量子力学观点，无论粒子能量是否高于势垒，都不能肯定粒子是否能越过势垒，只能说出粒子越过势垒概率的大小。它取决于势垒高度、宽度及粒子本身的能量。能量高于势垒的、运动方向适宜的未必一定反应，只能说反应概率较大。而能量低于势垒的仍有一定概率实现反应，即可能有一部分粒子穿越势垒好像从大山隧道通过一般，这就是隧穿效应。
随着集成电路器件技术的进一步发展，半导体器件的尺寸越来越小，随之而来的短沟道效应也愈加明显，漏电流逐渐上升，量子隧穿效应在半导体器件的工作中起到越来越重要的作用，因此基于量子隧穿效应的半导体器件也成为当前研究的热点。
发明内容
本发明的目的在于提出一种新的基于量子隧穿效应的半导体器件，以提高半导体器件的性能。
为达到本发明的上述目的，本发明提出了一种基于量子隧穿效应的MOS-like器件，具体包括：
一个具有第一种掺杂类型的半导体衬底；
位于所述半导体衬底之上形成的源极；
位于所述半导体衬底之上形成的漏极；
位于所述半导体衬底内靠近源极的具有第二种掺杂类型的源掺杂区；
位于所述半导体衬底表面形成的隧穿绝缘体层；
位于所述漏极与所述隧穿绝缘体层之间形成的金属层；
所述的金属层、隧穿绝缘体层与所述半导体衬底构成一个MIS（金属-绝缘体-半导体）结构；
位于所述半导体衬底之上所述MIS结构一侧形成的栅极；
位于所述MIS结构与所述栅极之间形成的栅绝缘体层。
同时，本发明还提出了上述基于量子隧穿效应的半导体器件的制造方法，具体步骤包括：
提供一个具有第一种掺杂类型的半导体衬底；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
刻蚀所述第一层导电薄膜；
刻蚀所述第一层绝缘薄膜；
继续刻蚀部分所述半导体衬底；
进行离子注入，在所述半导体衬底内形成具有第二种掺杂类型的掺杂区；
形成第二层绝缘薄膜；
刻蚀所述第二层绝缘薄膜形成接触孔；
形成第二层导电薄膜；
刻蚀所述第二层导电薄膜形成电极。
进一步地，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅（SOI）。所述的第一层绝缘薄膜为SiO2、Al2O3、La2O3、HfO2或TiO2等绝缘材料。所述的第一层导电薄膜为Al、Co、Ti或Pt等金属材料。所述的第二层绝缘薄膜为SiO2、Al2O3、La2O3、HfO2、TiO2或Si3N4等绝缘材料。所述的第二层导电薄膜为金属、合金或者为掺杂的多晶硅。
更进一步地，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
本发明采用平台工艺制作了基于量子隧穿效应的半导体器件，通过对本发明所提供的半导体器件施加合适的偏压，可以控制其隧穿效率，减小漏电流流，提高亚阈值摆幅性能。
附图说明
图1为本发明所提供的基于量子隧穿效应的半导体器件的一个实施例的截面图。
图2至图10为本发明所提供的制造如图1所示的MOS-like器件的一个实施例的工艺流程图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。参考图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
图1为本发明所提供的基于量子隧穿效应的半导体器件的一个实施例的截面图。如图1所示，该半导体器件形成于绝缘体上的硅（SOI）衬底100之上，SOI衬底100包括薄的单晶硅顶层100a、薄的绝缘体层100b和厚的p型硅衬底层100c。金属层102、隧穿绝缘层101与衬底100c构成MIS结构，栅绝缘体层104覆盖衬底100c并将栅电极106与所述MIS结构隔离。金属层105、107分别为器件的漏极和源极，在硅衬底层100c内靠近源极107处形成有n型掺杂区103。
当对漏极、栅极、源极分别施加电压0v、3v、1v时，p型硅衬底层100c的表面会反型成n型，器件处于导通状态。
当对栅极施加电压0v时，器件处于栅关闭模式，若对漏极施加电压0v、源极施加电压1v，则硅衬底层100c侧有可占据的量子态，pn结反偏，隧穿电流小。若对漏极施加电压1v、源极施加电压0v，则硅衬底层200c侧电子密度小，隧穿电流小。
本发明所公开的基于量子隧穿效应的半导体器件可以通过很多方法制造。以下所叙述的是本发明所提供的制造如图1所示的基于量子隧穿效应的半导体器件的一个实施例的工艺流程。具体步骤为：
提供一个具有第一种掺杂类型的半导体衬底；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
形成第一层光刻胶并光刻形成图形；
刻蚀所述第一层导电薄膜；
刻蚀所述第一层绝缘薄膜；
剥除第一层光刻胶；
形成第二层光刻胶并光刻形成图形；
刻蚀部分所述半导体衬底；
剥除第二层光刻胶；
形成第三层光刻胶并光刻形成图形；
进行离子注入形成具有第二种掺杂类型的掺杂区；
剥除第三层光刻胶；
形成第二层绝缘薄膜；
形成第四层光刻胶并光刻形成图形；
刻蚀所述第二层绝缘薄膜形成接触孔；
剥除第四层光刻胶；
形成第二层导电薄膜并刻蚀所述第二层导电薄膜形成电极。
下面结合附图作进一步说明。
首先，提供一个绝缘体上的硅（SOI）衬底200，SOI衬底200包括薄的单晶硅顶层200a、薄的绝缘体层200b和厚的p型硅衬底层200c，然后在SOI衬底200之上淀积一层3-15nm厚的隧穿绝缘体层201，隧穿绝缘体层201比如为二氧化硅，如图2所示。
接下来，在隧穿绝缘体层201之上淀积一层金属层202，比如为钛，如图3所示。
接下来，淀积一层光刻胶并光刻形成图形，然后刻蚀掉暴露的金属层202，接着继续刻蚀掉暴露的隧穿绝缘体层201。剥除光刻胶后再淀积一层新的光刻胶并光刻形成图形，然后刻蚀部分硅衬底层200c并剥除光刻胶后如图4所示，其中图5为图4所示结构的A向视图。
接下来，淀积一层光刻胶并光刻形成图形，然后进行离子注入形成n型掺杂区203，剥除光刻胶后如图6所示。
接下来，淀积一层5-20nm厚的栅绝缘体层204，比如为氮化硅。接着，淀积一层光刻胶并光刻形成图形，然后刻蚀栅绝缘体层204形成接触孔，剥除光刻胶后如图7所示，其中图8为图7所示结构的A向视图。
最后，淀积一层金属205，再淀积一层光刻胶并光刻形成图像，然后刻蚀金属层205形成电极，剥除光刻胶后如图9所示，其中图10为图9所示结构的A向视图。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于说明书中所述具体实例。

Claims (12)

1.一种基于量子隧穿效应的半导体器件，包括：
一个具有第一种掺杂类型的半导体衬底；
位于所述半导体衬底之上形成的源极；
位于所述半导体衬底之上形成的漏极；
位于所述半导体衬底内靠近源极的具有第二种掺杂类型的源掺杂区；
位于所述半导体衬底表面形成的隧穿绝缘体层；
位于所述漏极与所述隧穿绝缘体层之间形成的金属层；
所述的金属层、隧穿绝缘体层与所述半导体衬底构成一个MIS结构；
其特征在于，还包括：
位于所述半导体衬底之上所述MIS结构一侧形成的栅极；
位于所述MIS结构与所述栅极之间形成的栅绝缘体层。
2.根据权利要求1所述的半导体器件，其特征在于，所述的隧穿绝缘体层由SiO2、Al2O3、La2O3、HfO2或TiO2绝缘材料形成。
3.根据权利要求1所述的半导体器件，其特征在于，所述的金属层由Al、Co、Ti或Pt金属材料形成。
4.根据权利要求1所述的半导体器件，其特征在于，所述的栅绝缘体层由SiO2、Al2O3、La2O3、HfO2、TiO2或Si3N4绝缘材料形成。
5.根据权利要求1所述的半导体器件，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
6.一种基于量子隧穿效应的半导体器件的制造方法，其特征在于具体步骤包括：
提供一个具有第一种掺杂类型的半导体衬底；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
刻蚀所述第一层导电薄膜；
刻蚀所述第一层绝缘薄膜；
继续刻蚀部分所述半导体衬底；
进行离子注入，在所述半导体衬底内形成具有第二种掺杂类型的掺杂区；
形成第二层绝缘薄膜；
刻蚀所述第二层绝缘薄膜形成接触孔；
形成第二层导电薄膜；
刻蚀所述第二层导电薄膜形成电极。
7.根据权利要求6所述的制造方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅。
8.根据权利要求6所述的制造方法，其特征在于，所述的第一层绝缘薄膜为SiO2、Al2O3、La2O3、HfO2或TiO2绝缘材料。
9.根据权利要求6所述的制造方法，其特征在于，所述的第一层导电薄膜为Al、Co、Ti或Pt金属材料。
10.根据权利要求6所述的制造方法，其特征在于，所述的第二层绝缘薄膜为SiO2、Al2O3、La2O3、HfO2、TiO2或Si3N4绝缘材料。
11.根据权利要求6所述的制造方法，其特征在于，所述的第二层导电薄膜为金属、合金或者为掺杂的多晶硅。
12.根据权利要求6所述的制造方法，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
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