CN102187396A - 可配置模块和存储器子系统 - Google Patents

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Abstract

一种可配置存储器子系统包括具有电路板的存储器模块，电路板上安装有第一包括存储器的装置(MCD)对和第二MCD对。每对MCD具有和第一MCD通信的第二MCD。每个MCD具有输入端口、输出端口、存储器，它们均和桥接器通信。响应于命令，桥接器进行如下传输中的至少一个：把数据包的一部分从输入端口传输到输出端口或存储器，或者把存储器包的一部分从存储器传输到输出端口。环回装置从第一MCD对接收命令包和数据包，并且把命令包和数据包传输给第二MCD对。

Description

可配置模块和存储器子系统
对相关申请的交叉引用
本申请要求2009年5月22日提交的题为“HYPERLINK HLDIMM MODULE AND MEMORY SUBSYSTEM”的共同未决的美国临时申请序列号61/180,693以及2010年4月29日提交的美国申请序列号12/770,376的优先权，在此通过引用将上述申请完全并入。
技术领域
本发明总的来说涉及存储器子系统。具体而言，本发明涉及允许用户配置存储器通道、存储器速度和存储器容量的存储器子系统。
背景技术
从大型企业服务器到个人计算机的许多主机系统采用许多存储器子系统来提供中央处理单元(CPU)使用的数据。主机系统通常采用具有不同速度和容量的存储器体系。较大容量的存储器通常具有较长的等待时间，因此，其速度比较小容量的存储器慢。典型的存储器体系中，CPU和高速寄存器以及高速缓存直接通信，以和CPU速度相当的速率传输少量数据。高速缓存从动态随机存取存储器(DRAM)中预取较大的数据块，但是预取速率比CPU速度慢。高速缓存利用CPU发起的许多数据请求的连续特性来使CPU停滞或者CPU由于缺少必要数据而无法完成任务的情况出现得最少。DRAM也从硬盘驱动器(HDD)预取较大数据块。在体系的每个级别，预取足够大的数据块以补偿较慢的预取速率是很重要的。这使得可以保持体系所有级别的平均数据速率。由于其机械特性，HDD存储器比DRAM和其他固态存储器慢很多。优选地，存储器体系的每个级别使存储器容量增加几个数量级，而使等待时间仅增加一个数量级。DRAM和HDD存储器体系级别之间等待时间的显著增加使得需要这样一种存储器解决方案，其性能和容量介于DRAM和HDD技术之间，这样，整个存储器体系的数据流都是平衡的。
传统的存储器模块通过共用的总线进行通信。这在共用总线上产生降低存储器速度的高容性负载。移除存储器模块时共用总线方法也会产生残桩(stub)。残桩是不端接负载的导电路径，这会造成信号反射，信号反射需要很长的稳定时间，因此降低了系统时钟速率。为了提供接通DRAM和HDD之间的性能差距的存储器方案，需要克服具有共用存储器总线和残桩的传统系统的速度限制的存储器子系统。
发明内容
一方面，本发明的特色在于一种存储器模块，其具有多个包括存储器的装置(MCD)。每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器。桥接器用于从输入端口接收命令和数据包，并且用于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口。电路板上安装有MCD，并具有用于至少两个MCD之间的串行通信的多个导电路径。
另一方面，本发明的特色在于一种可配置存储器子系统，其具有存储器模块，存储器模块包括安装在上面的第一MCD对和第二MCD对。每对MCD具有第一MCD和第二MCD。每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器。桥接器用于从输入端口接收命令和数据包，并且用于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口。每个MCD对具有和第一MCD的输入端口以及电路板边缘上的多个输入导体通信的对输入。第一MCD的输出端口和第二MCD的输入端口通信。第二MCD的输出端口和对输出以及电路板边缘上的多个输出导体通信。环回装置和存储器模块通信。环回装置从第一MCD对的对输出接收命令和数据包，并且把命令和数据包传送给第二MCD对的对输入。
另一方面，本发明的特色在于一种可配置存储器子系统，其具有前向存储器模块和反向存储器模块。前向存储器模块和反向存储器模块的每一个包括分成上半部和下半部的电路板。上半部和下半部的每一个包括安装在上面的多个MCD对。每个MCD对具有用于接收包的对输入和用于传送包的对输出。上半部具有外侧MCD对和内侧MCD对。每个MCD对靠近同一未安装器件的MCD对安装位置设置。下半部具有外侧MCD对和内侧MCD对。外侧MCD对靠近内侧MCD对设置。内侧MCD对靠近临近上半部的未安装器件的MCD对安装位置设置。反向存储器模块靠近前向存储器模块设置，其中，反向存储器模块上的MCD对的线性顺序和前向存储器模块的线性顺序相反。前向存储器模块上半部上的至少一个MCD对和反向存储器模块下半部上的至少一个MCD对串行通信。前向存储器模块下半部上的至少一个MCD对和反向存储器模块上半部上的至少一个MCD对串行通信。
附图说明
通过结合附图参考下面的说明书可以更好地理解本发明的上述和其他益处，附图中，类似标号指示各个图中类似的结构元件和特征。附图不一定是成比例的，重点在于示出本发明原理。
图1是根据本发明的可配置存储器子系统的实施例的透视图。
图2是MCD的示意图。
图3是沿图1A-A’所切的截面图，进一步示出一个通信通道的方向。
图4是示出四对MCD之间通信的存储器模块的前侧和背侧的示意图。
图5A是示出交替排列MCD对的存储器模块的前侧和背侧的示意图。
图5B是图5A的存储器模块8位总线的一个通道环回信号的示意图。
图6A是示出交替排列MCD对并交替两个MCD对的总线顺序的存储器模块的前侧和背侧的示意图。
图6B是图6A的存储器模块8位总线的一个通道环回信号的示意图。
图7是示出交替和交错排列MCD对的存储器模块的前侧和背侧的示意图。
图8是示出交替和旋转排列MCD对的存储器模块的前侧和背侧的示意图。
图9是包括四对MCD的环回装置的实施例的示意图。
图10是示出MCD安装位置的可调转存储器模块的前侧和背侧的示意图。
图11A、11B和11C示出具有三个环回装置之一的双通道存储器子系统实施例。
图12A、12B和12C示出具有三个环回装置之一的四通道交织存储器子系统实施例。
图13示出具有三个环回装置之一的单通道存储器子系统实施例。
图14示出可反转存储器子系统的实施例，示出一个模块为前向位置，一个模块为反向位置。
具体实施方式
此处所述的可配置模块和存储器子系统的实施例为用户提供了配置存储器通道数量、存储器速度和存储器容量及其任意组合的灵活性。用户包括但不限于产品消费者或者与制造产品有关的任何人或实体。一个实例中，个人计算机包括具有附加了电插座的四个存储器模块的母板。用户通过移除存储器模块并把它们放置在其他插座中，或者用具有不同属性的不同存储器模块来替代移除的存储器模块来配置系统。用户调转存储器模块的朝向以改变存储器模块和母板之间的连接。或者，用户对和存储器模块通信的控制器进行重新编程。
控制器提供主机系统和存储器模块之间的通信，存储器模块配置成一个或多个菊花链环。此处所用的通信一词总体指沿电路板连线的电压传导，虽然其他实施例可采用其他通信技术，例如电流传导、光纤传导或者电感耦合。对主机系统加电时，控制器向互连的存储器模块发送命令包，以获知存储器模块的特性。然后，控制器向环发送并接收命令和数据包，其中发送和接收数据包可选的。环以控制器为起点和终点，而且控制器可配置环的数量。
此处所述的各种可配置存储器子系统例如为包括高容量存储类存储器、高速个人计算机存储器或便携设备的低功率存储器的系统。存储器子系统可以用固态驱动器(SSD)代替HDD，从而减小功耗和数据存取等待时间，并且改善寿命和防震性。利用各种存储器类型的组合，此处所述的存储器子系统的速度和容量使得可产生新的存储器应用。
图1示出存储器子系统10的实施例的透视图，存储器子系统10具有四个存储器模块12a、12b、12c和12d(总体称为12)，并示出两个通道的命令和数据包流的方向。存储器子系统10可包括任意多个存储器模块12。每个存储器模块12具有电路板14，导体16a位于电路板前侧22，导体16b(总体称为16)位于电路板背侧24，用于和如母板的另一个电路板14通信。导体16可以通过到其他板的插座连接、焊接连接或者通过本领域技术人员公知的各种手段和另一个电路板14通信。电路板14具有附加到前侧22的多个MCD 20a，还具有附加到背侧24的MCD 20b。图1中，由于透视图提供的视角，包括MCD 20a和导体16a的电路板14前侧22不可见。MCD 20a和MCD 20b(总称20)结构类似，或者具有不同的引脚顺序或者其中包括不同类型、数量和容量的部件。MCD 20的示例包括多芯片装置和单片装置(具有一个部件)。
存储器模块12和控制器40交互，控制器40协调存储器模块12和主机系统之间的数据通信。图1示出双通道系统。第一通道(CH0)在总线42上从控制器40接收命令和数据包，其中接收数据包是可选的。总线42上的包流过第一存储器模块12a，并且在总线44上以包的形式离开。类似的，总线44上的包顺序流过存储器模块12b、12c和12d，通过环回路径46返回12d，而且顺序流过存储器模块12d、12c和12b，产生总线48上的包。总线48上的包流过存储器模块12a，在总线50上以包的形式离开，并且返回控制器40，从而形成菊花链环。第二通道(CH1)沿着和第一通道CH0类似的路径，以包在总线52上开始，流过存储器模块12a，在总线54上以包的形式离开，并且顺序流过存储器模块12b、12c和12d。然后，通道CH1通过环回路径56返回12d。随后，通道CH1继续顺序经过存储器模块12d、12c和12b，以包的形式在总线58上进入存储器模块12a，并且以包的形式在总线60上离开，并且和控制器40通信。
控制器40配置命令和数据包的宽度。所有附图所示的各个实施例示出了八位宽的总线。虽然通常使用一位、四位和八位宽度，但是，任何宽度都在本发明范围内。窄的总线宽度减小系统的物理大小，然而，较宽的总线宽度增加系统带宽或者数据流过系统的速率。
示例型存储器模块12包括位于电路板14边缘的导体16。一个实施例中，存储器模块12的外形因子和物理形状符合DDR2 SDRAM 200引脚小外形双列直插式存储器模块(SO-DIMM)标准。其他实施例中，存储器模块12符合240引脚DDR2 SDRAM SO-DIMM外形因子。由于在业界很流行，所以这些外形因子节约成本。虽然前述标准是为同步动态随机存取存储器(SDRAM)制定的，但是，这些标准同样适用于包括非易失性存储器(NVM)的其他形式存储器。
图2示出MCD 20的整体功能。桥接器32在输入端口26接收命令和数据包，其中的接收数据包是可选。命令包指示桥接器32执行一个或多个操作，其包括把数据包的一部分写入存储器30、把数据包的一部分传输给输出端口28或者把存储器包的一部分从存储器30传输到输出端口28。在环形拓扑中，如图1所述，其中MCD 20串联连接，桥接器32允许命令和数据包传播通过环上的所有装置。每个环对应于例如图1所示的CH0和CH1通道。桥接器32允许把数据写入任何MCD 20，或者广播给所有MCD。类似的，可把数据写入通道中的一个MCD 20，同时从下游的另一个MCD 20读出数据，下游是更靠近通道返回控制器40的位置。
加电时，控制器40为每个通道上的每个MCD 20分配唯一的编号。控制器40还质询每个MCD 20，以确定存储器30的特性。例如，不同MCD 20可具有不同的存储器容量、各种存储器速度和存储器类型。一个实施例中，每个MCD 20具有八个堆叠的与非(NAND)闪速NVM，每个存储器支持到和来自存储器30的八位数据传输。其他实施例使用下列非易失性存储器类型，或非(NOR)闪存、EEPROM、铁电RAM(FRAM)、磁阻RAM(MRAM)、相变RAM、MEMS RAM、ROM以及本领域公知的其他存储器。其他实施例中，一个或多个MCD 20包括例如SRAM和DRAM的易失性存储器。其他实施例中，每个MCD 20包括易失性存储器和非易失性存储器的混合、不同容量存储器的混合、不同速度存储器的混合。存储器速度通常指由时钟速率确定的持续数据吞吐量，但是，存储器速度也可指等待时间。各个实施例中，存储器30用CMOS、MOS和双极设计的组合来制造，可以基于本领域公知的硅、炭、砷化镓(GaAs)和其他半导体技术。
MCD 20组件基于单片装置或多片装置。多片装置可基于如下技术：采用堆叠部件、放置在共同基底(“并排”)上的部件、系统级封装(SiP)、器件内置器件封装(package in package，PiP)和堆叠封装(package on package，PoP)技术。元件可以例如为半导体技术中的CMOS设计。
一个实施例中，桥接器32是本发明申请人共同所有的2009年3月11日提交的题为“A COMPOSITE MEMORY HAVING A BRIDGING DEVICE FOR CONNECTING DISCRETE MEMORY DEVICES TO A SYSTEM”的美国专利申请序列号12/401,963中公开的装置，在此通过引用把上述申请并入，其中桥接器32使用HYPERLINK
Figure BPA00001348250800061
NAND(HLNANDTM)闪速接口。
HYPERLINK
Figure BPA00001348250800062
拓扑包括使用源同步时钟的HL2形式和使用并行时钟的HLR1形式。为了优化减小信号负载的益处，HL2形式比HL1形式更优选，但是，两个形式都落入本发明范围内。
图3示出电路板14前侧22上的第一MCD 20a和电路板14背侧24上的第二MCD 20b。MCD 20相互串行通信，形成MCD对。MCD 20a的输出端口28a位于靠近第二MCD 20b的输入端口26b的位置，以缩短通信路径，从而减小容性负载。位置靠近指端口内所有位路径的长度共同平均，而不是一位的长度比另一位更优。
图3还示出图1A的通道通信方向。来自CH0的总线42上的包通过输入导体16a和存储器模块12通信。一个实施例中，输入导体16a和输出导体16b和附加到母板的插座接触，其中，插座和控制器40电连接。其他实施例中，插座附加到子板，子板进而附加到母板。子板结构使得用户可进一步控制对存储器模块12彼此通信的配置。另一个实施例中，输入导体16a和输出导体16b通过焊接连接到子板或母板。其他实施例中，输入导体16a和输出导体16b中的一个或两个设置在电路板14d一侧或两侧。第一MCD 20a的输入端口26a接收总线42上的包，第一MCD 20a的输出端口28a至少把总线42上的包的命令部分通过电路板14中的导体传送给第二MCD 20b的输入端口26b。随后，第二MCD 20b从输出端口28b通过输出导体16b传送在MCD 20b的输入端口26b接收的包的至少命令部分。
图4示出存储器模块12的前侧22和背侧24。本实施例中，通道方向符合图1所示的方向。对于CH0，总线42上的包和安装在模块12前侧22上的第一MCD 20a的输入端口26a通信。MCD 20a从输入端口28a传送到模块12背侧24上的MCD 20b的输入端口26b。模块12背侧24上的MCD 20b在总线44上把包传送给下一模块。传送通过多个其他模块并返回模块12后，模块12前侧22上的MCD 20a的输入端口26a接收总线48上的包。MCD 20a在输出端口28a传送到模块12背侧上的MCD 20b的输入端口26b。然后，模块12背侧24上的MCD 20b把总线50上的包传送到控制器40。图4示出CH1的类似路径。
图5A是图4A所示实施例的替代实施例，其中，修改图3所示的导体16、MCD 20之间的通信路径，以使总线48上的包和存储器模块62背侧24上的MCD 20b的输入端口26b通信、存储器模块62背侧24上的MCD 20b的输出端口28b和存储器模块62前侧22上的MCD20a的输入端口26a通信、存储器模块62前侧22的MCD 20a的输出端口28a把总线50上的包传送给控制器40。图5A示出CH1的类似路径。
图5B示出在后面附图中进一步示意的图1中的环回连接46。具体而言，图5B示出安装在存储器62背侧24的关于CH0在总线44上传送包的MCD 20b的输出端口28b的总线顺序，以及安装在存储器模块62的背侧24的关于CH0在总线48上接收包的MCD 20b的输入端口26b的总线顺序。本实施例中，传送总线44上的包的输出端口28b和接收总线48上的包的输入端口26b每个都配置成具有所示的八位70、71、72、73、74、75、76和77，其中位70对应于最低有效位(LSB)，位77对应于最高有效位(MSB)。图5B所示的总线顺序需要信号彼此交叉，然而其益处在于每个位70-77具有类似长度，因此在输出端口28b的驱动器上具有类似的容性负载。类似的，用传送总线54上的包的输出端口28b和接收总线58上的包的输入端口26b实现的图1的环回连接56具有信号彼此交叉的总线顺序，然而，总线56的每位具有类似长度，因此，在输出端口28b的驱动器上具有类似容性负载。所有位具有类似负载是有益处的，原因在于驱动器设计成以最高容性负载驱动位，这需要MCD 20b上的较大的峰值电流损耗以及较大驱动器面积。此外，当用于制造存储器的工艺针对存储器密度而不是高传送速度进行优化时，存储器装置通常具有有限驱动能力。
图6A是图5A所示实施例的替代实施例，其中，接收总线48上的包的输入端口26b的总线顺序和传送总线44上的包的输出端口28b的总线顺序相反，接收总线58上的包的输入端口26b的总线顺序和在传送总线54上的包的输出端口28b的总线顺序相反。和图5A和5B所示的实施例相比，图6A的实施例通过消除任何位70-77的交叉减少了布线复杂度；然而，一位70的长度最短，另一位77的长度最长。图6B所示的最长位77所增加的位长度(和图5B相比)要求有较大的驱动器用于输出28b，然而，环回路径46和56不需要由于位和其他位交叉所造成额外的电路板层。一个实施例中，图5A和5B所示的总线顺序或者图6A和6B所示的总线顺序修改图4所示的实施例。
图7示出的实施例中，存储器模块66前侧22上的MCD 20a和其他MCD 20a不共线，存储器模块66背侧24上的MCD 20b和其他MCD 20b不共线。MCD 20a和MCD 20b以交错方式安装在存储器模块66上。该实施例有益地允许靠近MCD 20a的输出端口28a或者MCD 20b的输出端口28b安装其他部件(未示出)，例如安装串联电阻或电容以对信号的暂态响应进行滤波。
图8示出的实施例中，存储器模块68上的MCD 20a和MCD 20b是旋转的。该MCD旋转的益处在于有助于MCD 20a的输出端口28a和MCD 20b的输入端口26b之间的信号布线、以及MCD 20b的输出端口28b和MCD 20a的输入端口26a之间的信号布线。旋转提供的益处为减小了图1所示的环回路径46和56的长度。
图9示出对图6A的存储器模块64的修改，该修改同样适用于任何前述实施例。所示存储器模块69组合了图1所示的环回路径46和56。具体而言，安装在背侧24的MCD 20b的输出端口28b通过路径80和安装在背侧24上的MCD 20b的输入端口26b通信。此外，安装在背侧24上的MCD 20b的输出端口28b通过路径82和安装在背侧24上的MCD 20b的输入端口26b通信。参照图1，其中示出具有四个存储器模块12的可配置存储器子系统10的实施例，一个实施例中，用户通过移除模块12d并插入端接模块来减小子系统10的容量，端接模块具有导电路径，以形成通过环回路径46和环回路径56的环连接。在替代实施例中，用存储器模块69替代图1所示的存储器模块12d，用户通过交换存储器模块69和存储器模块12c、12b或者12a的位置来逐步减小存储器子系统10的容量。
图10示出可调转存储器模块90的前侧22和背侧24。六个位置91、92、93、94、95和96为MCD对提供安装位置，每对MCD包括安装在存储器模块90前侧22的MCD 20a和安装在存储器模块90背侧的MCD对20b。MCD对安装位置91、92和93限定存储器模块90的上半部分，MCD对安装位置94、95和96限定存储器模块90的下半部分。存储器模块90的上半部分具有安装在MCD对安装位置91的外侧MCD对，其靠近同一个未安装器件的MCD对安装位置92。存储器模块90的上半部分还具有安装在MCD对安装位置93的内侧MCD对，其靠近同一个未安装器件的MCD对安装位置92。存储器模块90的下半部分具有安装在MCD对安装位置96的外侧MCD对，其靠近安装在MCD对安装位置95的内侧MCD对。内侧MCD对靠近未安装器件的MCD对安装位置94。把存储器模块90放置在靠近下文参照图14详细描述的调转存储器模块90b时，MCD对在存储器模块90上的安装位置有助于存储器系统的环回连接。优选地，该实施例的外形因子和物理形状符合240引脚DDR2 SDRAM SO-DIMM标准，但是也可构想其他各种外形因子和形状。240引脚DDR2 SDRAM SO-DIMM标准是节约成本的业界标准格式。
另一个实施例通过如下方式来修改图10所示实施例，把MCD对安装位置91-93和在其上安装在存储器模块90的上半部分的MCD对构成的组复制和MCD对安装位置94-96以及在其上安装在模块90的下半部分的MCD对构成的组一样多的次数。
图11A示出如图1所示进行配置的双通道可配置存储器子系统10。清楚起见，图11A的MCD对100代表如图4所示和第二MCD 20b通信的第一MCD 20a。图11A的对输入102代表图4所示存储器模块12前侧22上的第一MCD 20a的输入端口26a。图11A的对输出104代表存储器模块12背侧24上的第二MCD 20b的输出端口28b。可配置存储器子系统10中所示的环回路径46和56可以是同一电路板上的导电路径，其提供存储器模块12和主机控制器40之间的通信路径。可以修改图11A中的任一个或多个存储器模块12，或者用前述实施例的存储器模块来替代。
图11B示出可配置存储器子系统110，其中移除了图11A的存储器模块12d，留下空的存储器模块位置118，并且用端接模块112替代图11A的存储器模块12c。端接模块112提供之前由环回路径46和56提供的环回功能，在移除存储器模块12d时禁用了环回路径46和56。具体而言，存储器模块12b上的MCD对100的对输出104通过环回路径114和存储器模块12b上的MCD对100的对输入102通信。存储器模块12b上的另一MCD对100的对输出104通过环回路径116和存储器模块12b上的另一MCD对100的对输入102通信。
图11C示出图11B的可配置存储器子系统的另一个变型，其中，端接模块112用图9所示的存储器模块69以及此处所述的相关变型取代。用存储器模块69替代图11C的存储器模块12b产生和图11B所示的存储器子系统110相同的存储容量。
用具有不同存储容量、存储器速度或存储器类型的MCD对的变型来替代存储器模块12a、12b或69中的任一个进一步重新配置了存储器子系统120。例如，MCD对100可包括用于在加电时“引导”主机系统或者加载操作系统的ROM。存储器子系统120可以配置成每个通道具有较短的环，这样，可以使用具有需要较慢时钟速率的存储器的MCD对100，而不增加环等待时间。CH0的环等待时间是控制器40在总线42上传送包到存储器模块12a与控制器40在总线50上从存储器模块12a接收包之间所经过的时间。使用具有较慢的时钟速率的存储器可以减小可配置存储器子系统120的成本，这是由于较慢的存储器通常可用较老的制造技术获得。此外，可以重新配置使用较慢存储器的存储器子系统，用于需要较短环等待时间的升级后的主机系统。可以通过用存储器模块69取代存储器模块12a来获得最短环等待时间。
图12A示出四通道交织存储器子系统140。和图11A所示的存储器子系统10相比，存储器子系统140的通道数目为两倍，每个通道的存储容量为一半。用户可以增加存储器通道数量，以利用从单处理器系统到并行执行多个进程的多处理器系统的主机升级。
代表性通道CH0从控制器40接收总线42上的包。存储器模块12a的MCD对100在对输入102接收总线42上的包，并且从存储器模块12a的MCD对100的对输出104传送总线44上的包。存储器模块12c的MCD对100在对输入102接收总线44上的包，并且把包通过环回路径46传送给存储器模块12c上的另一MCD对100的输入端口102。存储器模块12c上的该另一MCD对100把总线48上的包传送给存储器模块12a上的另一MCD对100的输入端口102。该另一MCD对总线50上的包从输出端口104传送给控制器40。
代表性交织通道CH2从控制器40接收总线142上的包。存储器模块12b的MCD对100在对输入102接收总线142上的包，并且从存储器模块12b的MCD对100的对输出104传送总线144上的包。存储器模块12d的MCD对100在对输入102接收总线144上的包，并且把包通过环回路径146传送给存储器模块12d上的另一MCD对100的输入端口102。存储器模块12d上的该另一MCD对100把在总线148上的包传送给存储器模块12b上的另一MCD对100的输入端口102。该另一MCD对把在总线150上的包从输出端口104传送给控制器40。CH1与CH3交织的方式和CH0与CH2交织的方式类似。
图12B示出可配置存储器子系统160，其中，图12A的存储器模块12c和12d分别用端接模块112代替。图12B所示的可配置存储器模块160把图12A所示的可配置存储器模块140的存储容量减小了一半，并且环延迟也减小了一半，但是保持了同样的通道数。
图12C示出可配置存储器子系统180，其中，图12A的存储器模块12c和12d分别用存储器模块69代替。可配置存储器模块180保留图12A所示的可配置存储器模块140相同的存储能力、环延迟和通道数。用户可通过用存储器模块69代替存储器模块12a和12b来简单地重新配置可配置存储器模块180，以把存储器子系统的存储能力减小一半，并把环延迟减小一半，而不改变通道数。或者，用户可仅用存储器模块69代替存储器模块12a，以改变CH0和CH1的特性而不影响CH2和CH3的特性。
图13示出存储器子系统190的单通道实施例，该实施例是对图11A所示的双通道实施例的修改。把存储器模块12a上的MCD对100的输出端口104通过路径192连接到存储器模块12a上的另一个MCD对100的输入端口102，以把双通道存储器子系统10重新配置成单通道存储器子系统190。可配置存储器子系统190的存储能力、环延迟是图11A所示的存储器子系统10的两倍，而通道数是图11A所示的存储器子系统10的一半。对存储器模块12的前述修改适用于可配置存储器子系统190。
图14示出使用图10所示的可调转存储器模块90的可调转存储器子系统200。可以仅用一类存储器模块90来实现整个存储器子系统200，而无需分别在图12B和12C中示出的特殊端接模块112或存储器模块69。如存储器模块90b所示地调转存储器模块90，以形成每个通道的环回。
具体而言，通道CH0在存储器模块90的MCD对100的对输入102接收来自控制器40的总线42上的包。存储器模块90的MCD对100的输出端口104把在总线44上的包传送给存储器模块90b上的MCD对100的输入端口102。存储器模块90b上的MCD对100把来自输出端口104的包传送给存储器模块90b上的另一MCD对100的输入端口102。存储器模块90b上的该另一MCD对100的输出端口104把在总线48上的存储器包传送给存储器模块90上的另一MCD对100的输入端口102。存储器模块90上的该另一MCD对100的输出端口104把总线50上的包传送给控制器40。第二通道CH1的路径和所描述的CH0的路径类似。
虽然参照具体优选实施例示出并描述了本发明，但是本领域技术人员英理解，可以在不脱离下述权利要求所限定本发明范围和经受范围而对形式和细节进行各种改变。

Claims (20)

1.一种存储器模块，包括：
多个包括存储器的装置(MCD)，每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器，桥接器用于从输入端口接收命令和数据包，并且用于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口；以及
电路板，其上安装MCD，并具有用于在至少两个MCD之间的串行通信的多个导电路径。
2.根据权利要求1所述的存储器模块，其中MCD包括一对MCD，其包括安装在电路板一侧的第一MCD和安装在电路板相对侧的第二MCD，第一MCD具有和电路板边缘上的多个输入导体通信的输入端口，第二MCD靠近第一MCD，第一MCD的输出端口和第二MCD的输入端口通信，第一MCD的输出端口和第二MCD的输入端口彼此对准，以减小中间的通信路径，第二MCD的输出端口和电路板边缘上的多个输出导体通信。
3.根据权利要求1所述的存储器模块，其中MCD包括第一MCD对和第二MCD对，每对具有第一MCD和第二MCD，第一MCD具有和电路板边缘上的多个输入导体通信的输入端口以及和第二MCD的输入端口通信的输出端口，第二MCD具有和电路板边缘上的多个输出导体通信的输出端口，而且第一MCD对的第一MCD和第二MCD对的第二MCD靠近设置并且安装在电路板同一侧。
4.根据权利要求1所述的存储器模块，其中MCD包括和第二MCD的输入端口通信的第一MCD的输出端口，其中，第一MCD的输出端口的总线顺序和第二MCD的输入端口的总线顺序相反。
5.根据权利要求1所述的存储器模块，其中电路板同一侧上的MCD彼此共线。
6.根据权利要求1所述的存储器模块，其中至少一个MCD包括至少一个非易失性存储器。
7.根据权利要求1所述的存储器模块，其中至少一个MCD包括至少一个易失性存储器。
8.根据权利要求1所述的存储器模块，其中电路板包括边缘连接器，用于把电路板附加到另一个电路板并提供它们之间的通信路径。
9.根据权利要求1所述的存储器模块，其中MCD包括第一MCD对和第二MCD对，每个对具有第一MCD和第二MCD，对输入和第一MCD的输入端口通信，第一MCD的输出端口和第二MCD的输入端口通信，第二MCD的输出端口和对输出通信，
第一MCD对的对输入和电路板边缘上的多个输入导体通信，第一MCD对的对输出和第二MCD对的对输入通信，第二MCD对的对输出和电路板边缘上的多个输出导体通信。
10.根据权利要求1所述的存储器模块，其中电路板分成上半部和下半部，每个半部包括其上安装的多个MCD对，每个MCD对包括适于接收包的第一MCD的输入端口、和第二MCD的输入端口通信的第一MCD的输出端口以及适于传送包的第二MCD的输出端口，
上半部具有外侧MCD对和内侧MCD对，每个MCD对靠近同一未安装器件的MCD对安装位置设置，而且
下半部具有靠近内侧MCD对设置的外侧MCD对，内侧MCD对靠近临近上半部的未安装器件的MCD对安装位置设置。
11.一种可配置存储器子系统，包括：
存储器模块，其包括安装有第一MCD对和第二MCD对的电路板，每对具有第一MCD和第二MCD，每个MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器，桥接器适于从输入端口接收命令和数据包，并且适于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口，
每个MCD对具有和第一MCD的输入端口以及电路板边缘上的多个输入导体通信的对输入，第一MCD的输出端口和第二MCD的输入端口通信，第二MCD的输出端口和对输出以及电路板边缘上的多个输出导体通信；以及
和存储器模块通信的环回装置，环回装置从第一MCD对的对输出接收命令和数据包，并且把命令和数据包传送给第二MCD对的对输入。
12.根据权利要求11所述的可配置存储器子系统，其中，环回装置包括环回电路板上的多个环回路径，环回路径和环回电路板边缘上的多个导体通信，并提供存储器模块的第一MCD对的对输出和存储器模块的第二MCD对的对输入之间的通信。
13.根据权利要求11所述的可配置存储器子系统，其中环回装置包括多个环回路径，这些路径提供存储器模块的第一MCD对的对输出和存储器模块的第二MCD对的对输入之间的通信。
14.根据权利要求11所述的可配置存储器子系统，其中环回装置包括第一MCD对和第二MCD对，环回装置的每个MCD对包括和第一MCD的输入端口通信的对输入，第一MCD的输出端口和第二MCD的输入端口通信，第二MCD的输出端口和对输出通信，
环回装置的第一MCD对的对输入和电路板边缘上的多个输入导体通信，环回装置的第一MCD对的对输出和环回装置的第二MCD对的对输入通信，而且，环回装置的第二MCD对的对输出和电路板边缘上的多个输出导体通信，
存储器模块的第一MCD对的对输出和环回装置的第一MCD对的对输入通信，而且环回装置的第二MCD对的对输出和存储器模块的第二MCD对的对输入通信。
15.根据权利要求11所述的可配置存储器子系统，其中，存储器模块是第二存储器模块，存储器系统还包括靠近第二存储器模块设置的第一存储器模块，
第一存储器模块的第一MCD对的对输出和第二存储器模块的第一MCD对的对输入通信，而且第二存储器模块的第二MCD对的对输出和第一存储器模块的第二MCD对的对输入通信。
16.根据权利要求11所述的可配置存储器子系统，还包括设置在存储器模块和环回装置之间的第二存储器模块，而且第二环回装置靠近环回装置设置，第二存储器模块和第二环回装置通信。
17.根据权利要求11所述的可配置存储器子系统，还包括第三MCD对和第四MCD对，第二MCD对的对输出和第三MCD对的对输入通信，环回装置从第三MCD对的对输出接收命令和数据包并且把命令和数据包传送给第四MCD对的对输入。
18.一种可配置存储器子系统，包括：
前向存储器模块；以及
反向存储器模块，
前向存储器模块和反向存储器模块每一个都包括具有上半部和下半部的电路板，上半部和下半部的每一个包括安装在上面的多个MCD对，每个MCD对具有用于接收包的对输入和用于传送包的对输出，上半部具有外侧MCD对和内侧MCD对，每个外侧和内侧MCD对靠近未安装器件的MCD对安装位置设置，下半部具有外侧MCD对和内侧MCD对，外侧MCD对靠近内侧MCD对设置，内侧MCD对靠近临近上半部的未安装器件的MCD对安装位置设置，
反向存储器模块靠近前向存储器模块设置，其中，反向存储器模块上的MCD对的线性顺序和前向存储器模块的线性顺序相反，前向存储器模块上半部上的至少一个MCD对和反向存储器模块下半部上的至少一个MCD对串行通信，前向存储器模块下半部上的至少一个MCD对和反向存储器模块上半部上的至少一个MCD对串行通信。
19.根据权利要求18所述的可配置存储器子系统，其中前向存储器模块上半部上的外侧MCD对的对输出和反向存储器模块下半部上的外侧MCD对的对输入通信，
反向存储器模块下半部上的外侧MCD对的对输出和反向存储器模块下半部上的内侧MCD对的对输入通信，
反向存储器模块下半部上的内侧MCD对的对输出和前向存储器模块上半部上的内侧MCD对的对输入通信，
前向存储器模块下半部上的内侧MCD对的对输出和反向存储器模块上半部上的内侧MCD对的对输入通信，
反向存储器模块上半部上的内侧MCD对的对输出和反向存储器模块上半部上的外侧MCD对的对输入通信，以及
反向存储器模块上半部上的外侧MCD对的对输出和前向存储器模块下半部上的外侧MCD对的对输入通信。
20.根据权利要求18所述的可配置存储器子系统，其中每个MCD对包括第一MCD和第二MCD，每个第一MCD和第二MCD具有输入端口、输出端口、存储器以及和输入端口、输出端口和存储器通信的桥接器，每个MCD对包括和对输入通信的第一MCD的输入端口，第一MCD的输出端口和第二MCD的输入端口通信，第二MCD的输出端口和对输出通信，桥接器适于从输入端口接收命令和数据包，并且适于响应于命令执行如下操作中的至少一个：把数据包的一部分从输入端口传输到存储器、把数据包的一部分从输入端口传输到输出端口以及把存储器包的一部分从存储器传输到输出端口。
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