DE102009037984B4 - Speichereinheit für eine hierarchische Speicherarchitektur - Google Patents

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Abstract

Hierarchische Speichereinheit (100), umfassend: ein Phase-Change-Speicher(PCM)-Array (140); mehrere Schnittstellen mit unterschiedlichen Speicherformaten, wobei die mehreren Schnittstellen eine NAND-Schnittstelle (132) und eine Speicher-Schnittstelle (136) zu einer Massenspeichereinheit umfassen; wenigstens einen Prozessorkern (148) zum Ausführen von Multi-Core-NAND-Management und autonomen Computing Funktionen, wobei die NAND-Management Funktionen ausgestaltet sind zum Abgleichen von Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle (132) und einem Pufferspeicher, der mit der NAND-Schnittstelle gekoppelt ist, wobei der Abgleich basiert auf extrahierten Steuer- und Betriebsinformationen, die empfangene Befehlssätze und Adressen von mit der hierarchischen Speichereinheit verbundenen Speichereinheiten beinhalten, wobei der wenigstens eine Prozessorkern (148) ferner ausgestaltet ist, die empfangenen Befehlssätze zu interpretieren und Speicher-Befehle auszusenden; und wenigstens einen Eingangs-Port und eine Mehrzahl von Ausgangs-Ports, so dass die hierarchische Speichereinheit gleichzeitig sowohl in einer Daisy-Chain-Hierarchie als auch in einer hierarchischen Baumstruktur mit anderen hierarchischen Speichereinheiten verbindbar ist und so dass Verkehr zwischen dem wenigstens einen Eingangs-Port und einem der Mehrzahl von Ausgangs-Ports geschaltet werden kann, um eine Roundtrip-Latenz zu einer untersten Schicht der hierarchischen Baumstruktur zu minimieren, wobei die Mehrzahl von Ausgangs-Ports ausgebildet ist, wenigstens mit einem NAND-Speicher extern zur hierarchischen Speichereinheit (100) kommunikativ verbunden zu sein, wobei die NAND-Schnittstelle (132) ausgebildet ist, Kommunikationen zwischen dem PCM-Array (140) und dem wenigsten einen NAND-Speicher so zu steuern, dass das PCM-Array (140) Daten zwischenspeichern kann, die es von dem wenigstens einen NAND-Speicher empfangen hat, wobei der wenigstens eine Eingangs-Port und die Mehrheit von Ausgangs-Ports durch den wenigstens einen Prozessorkern (148) konfigurierbar sind.

Description

  • Hintergrund der Erfindung
  • Bei gegenwärtigen Microprozessoren ist der Datenaustausch zwischen der CPU und/oder der Kern-Logik und dem Systemspeicher die Schwachstelle der Systemleistung. Bei Übertragung von Binärdaten wird wegen der intrinsischen Kapazitäten der System-Busse ein signifikanter Teil der Leistung an der Input/Output(I/O)-Schnittstelle eines Prozessors abgeführt. Zur Verbesserung der Systemleistung werden kritische Designanforderungen wie Leistungs- und Timing-Optimierung zur Berücksichtigung von Bus-Latenz gleichzeitig in Betracht gezogen. Weitere Verbesserungen an der Schnittstelle zu Massenspeicher-Einheiten sind notwendig.
  • WO 2008/121 559 A1 offenbart Speichermodulhierarchien mit integrierten Schaltungen. Ein Speichermodul umfasst mehrere flüchtige oder nicht-flüchtige Speichereinheiten, eine Pufferschaltung und mehrere Schnittstellen, die Daten für Speichereinheiten behandeln. Die nicht-flüchtigen Speichereinheiten sind beispielsweise FLASH- oder PCM-Speicher.
  • Aus der Druckschrift US 5 924 115 A ist außerdem ein hierarchischer Speicheraufbau mit Baumstruktur bekannt.
  • US 2008/0229026 A1 offenbart verschiedene Formen von gekapselten Speichereinheiten.
  • Aufgabe der vorliegenden Erfindung ist, eine Speichereinheit in einer hierarchischen Struktur mit verbessertem Speicherzugriff bereitzustellen und Probleme der bekannten Vorrichtungen und Verfahren zu überwinden.
  • Nach einem ersten Aspekt stellt die vorliegende Erfindung eine hierarchische Speichereinheit gemäß dem unabhängigen Anspruch 1, eine hierarchische Speichereinheit gemäß dem unabhängigen Anspruch 6, eine hierarchische Speichereinheit gemäß dem unabhängigen Anspruch 11 und eine gekapselte Speichereinheit gemäß dem unabhängigen Anspruch 23 bereit. Bevorzugte Ausführungsbeispiele der Erfindung ergeben sich aus den abhängigen Ansprüchen, der nachfolgenden Beschreibung und den Figuren.
  • Kurzbeschreibung der Figuren
  • Der Gegenstand der Erfindung ist angegeben und klar beansprucht im anschließenden Teil der Beschreibung. Die erfinderische Vorrichtung und das erfinderische Verfahren zusammen mit deren Merkmalen, Kennzeichen und Vorteilen lässt sich am besten aufgrund der folgenden detaillierten Beschreibung zusammen mit den zugehörigen Figuren verstehen, wobei:
  • 1 ist ein hierarchisches Speicherelement, das als Speicherblock in einer hierarchischen Architektur gemäß der vorliegenden Erfindung verwendet werden kann;
  • 2 ist eine schematische Darstellung von verschiedenen hierarchischen Speicher-Konfigurationen gemäß der vorliegenden Erfindung;
  • 3 illustriert den hierarchischen Speicher, der mit NAND- und RAM-Speicher in unterschiedlichen Kombinationen gemäß der vorliegenden Erfindung konfiguriert ist; und
  • 4 zeigt gekapselte Einheiten, bei denen die Halbleiter-Chips auf einem Substrat montiert werden können, die dann mit Bumps versehen werden können, um entweder ein sog. Chip-Scale-Package (CSP) oder ein Ball-Grid-Array (BGA) als endgültiges Halbleitergehäuse zu bilden.
  • Zur Vereinfachung und Klarheit ist die Darstellung in den Figuren nicht notwendigerweise maßstabsgetreu. Beispielsweise können aus Gründen der klaren Darstellung die Abmessungen einiger Elemente übertrieben im Vergleich zu anderen Elementen dargestellt sein. Weiterhin werden, wo es angemessen erscheint, in unterschiedlichen Figuren dieselben Bezugszeichen verwendet, um anzuzeigen, dass es sich um korrespondierende oder analoge Elemente handelt.
  • Detaillierte Beschreibung
  • Um ein gründliches Verständnis der Erfindung zu erlangen, wird im Folgenden eine detaillierte Beschreibung mit vielen Details der Erfindung dargelegt. Jedoch kann die Erfindung durch den Fachmann auch ohne diese spezifischen Details ausgeführt werden. Um nicht den Blick auf das Wesentliche der Erfindung zu verstellen, wurden andererseits bekannte Verfahren, Prozeduren, Komponenten und Schaltungen nicht im Detail dargelegt.
  • Die Bezeichnungen „gekoppelt” und „verbunden” nebst deren Derivativen sollen nicht als Synonym verstanden werden. In den Ausführungsbeispielen soll „verbunden” dann verwendet werden, um anzuzeigen, dass zwei oder mehrere Elemente in direktem physikalischen oder elektrischen Kontakt miteinander stehen. „Gekoppelt” soll verwendet werden, um anzuzeigen, dass zwei oder mehrere Elemente entweder in direktem oder indirektem (mit weiter eingreifenden Zwischenelementen) in physikalischem oder elektrischem Kontakt miteinander stehen, und/oder dass die zwei oder mehreren Elemente miteinander kooperieren oder interagieren (beispielsweise in einem Ursache-Wirkungs-Zusammenhang).
  • Die in 1 dargestellte Architektur zeigt eine hierarchische Speichereinheit 100, die mehrere Schnittstellen und einen Prozessor-Kern (uC core) 148 umfasst, um Kommunikation mit anderen Speichereinheiten in einer hierarchischen Anordnung gemäß der vorliegenden Erfindung zu ermöglichen. Bus 104 kann eine Verbindung zu einer Multi-Processing-Schnittstelle herstellen, die eine Kommunikation zwischen dem Prozessor und jedweder angebundenen I/O-Einheit und unterschiedlichen Speichertypen erlaubt. Bus 104 bietet Hochgeschwindigkeits-Kommunikation mit Unterstützung von direkten Schreiboperationen und weiterhin Bus-Transaktionen mit Hochgeschwindigkeit. Die Signale auf Bus 104 können unterschiedliche Signalisierungsmethoden verwenden. Beispielsweise kann Bus 104 Signale nach der sog. Single-Ended Signalisierungsmethode oder nach der Gunning-Transceiver-Logic (GTL+) verwenden. Bei letzterer werden von den Empfängern differenzielle Eingangspuffer mit Referenzpegeln benutzt, um festzustellen, ob ein Signal eine logische „0” oder eine logische „1” aufweist. Der Anwendungsbereich der vorliegenden Erfindung soll nicht auf diese Beispiele beschränkt sein und andere Signalisierungsmethoden können ebenso verwendet werden.
  • Speichereinheit 100 beinhaltet eine RAM-Schnittstelle 130, eine NAND-Schnittstelle 132, eine Netzwerk-Schnittstelle 134, eine Speicher-Schnittstelle 136 und eine Peripherie-Schnittstelle 138. Über die RAM-Schnittstelle 130 können der Host-Kontroller und die Speichereinheit 100 unter Benutzung einer Schnittstellenschaltung, die bei selektiv ansteigend höheren Vielfachen der grundlegenden Lese-Rate arbeitet, miteinander kommunizieren. Beispielsweise kann die RAM-Schnittstelle 130 als serieller Dateneingang realisiert werden, oder alternativ dazu, eine höhere Bandbreite über eine synchrone Schnittstelle realisieren, die auf ein Taktsignal wartet, bevor sie auf Kontrolleingangs-Signale antwortet (Synchronous Dynamic Random Access Memory (SDRAM)).
  • RAM-Schnittstelle 130 kann auch Daten als ein sog. Double-Data-Rate-Random-Access Memory (DDR-RAM) empfangen, oder von deren nächster Generation, DDR2. Bei letzterer ist der Datenbus mit der doppelten Rate als jene der Speicherzellen getaktet, so dass DDR2-RAM effektiv bei der doppelten Busrate als herkömmliches DDR-RAM arbeiten kann. RAM-Schnittstelle 130 kann ebenfalls als sog. Double-Data-Rate drei Synchronous Dynamic Random-Access-Memory(DDR3-SDRAM)-Schnittstelle ausgebildet sein, wobei Daten bei der doppelten Datenrate als DDR2 übertragen werden können, und damit sogar noch höhere Busraten und höhere Spitzenraten als frühere Speichertechnologie ermöglichen. Speichereinheit 100 könnte ebenfalls DDR4 unterstützen, das mit I/O-Schnittstellen bei 1,2 V arbeitet. Die hierarchische Speichereinheit 100 unterstützt ebenfalls Schnittstellen mit reduzierter Leistung wie Low-Power Double-Data-Rate (LPDDR) und LPDDR2 mit geringeren Versorgungsspannungen.
  • NAND-Schnittstelle 132 kontrolliert die Operationen zur Unterstützung einer Anbindung von NAND-Speicher an einen Host-Prozessor. Im Verhältnis zu einer RAM-Schnittstelle 130 weist diese eine geringere Bandbreite und eine längere Latenzzeit auf, jedoch lässt sich eine derartige Schnittstelle mit Einfachheit im Design und einem reduzierten Pin-Count realisieren. Speicher-Block 140 empfängt zur Unterstützung von NAND-Flash-Speicher Daten, die für Massenspeicher-Anwendungen benutzt werden können. Um NAND-Flash zu unterstützen, führt Speichereinheit 100 drei grundlegende Operationen durch, nämlich die sog. „read-page”, „program-page” und die „erase-block”-Operation. Hierbei besteht Speicherblock 140 aus einer Menge von Blöcken und Speicherseiten, wobei jede Speicherseite einen Datenteil, in dem die Benutzerdaten, und einen zusätzlichen Teil, in dem die mit den Benutzerdaten zugeordneten Metadaten, beispielsweise die ECC-Information gespeichert sind, aufweist.
  • Befehls- und Operation-Information wird zur Kontrolle der NAND-Schnittstelle 132 extrahiert und basierend auf dem Befehl und der Adresse wird der Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle und dem Pufferspeicher 132 abgeglichen. Zur Durchführung der Fehlerkorrektur können Daten von der NAND-Schittstelle 132 zur Fehlerkorrektur-Einheit (Error-Detection & Configuration) 114 ausgegeben werden. Mit seinen integrierten Leistungsmerkmalen hat die Speichereinheit 100 die Möglichkeit, als Multi-Core-NAND-Managment-Subsystem oder als autonomes Computing-Subsystem zu agieren.
  • Netzwerk-Schnittstelle 134 unterstützt Ethernet, Infiniband und 802.11. Ethernet ist eine sog. Local Area Network(LAN)-Schnittstelle, welche das Carrier-Sense-Multiple-Access mit Collision-Detection(CSMA/CD)-Verfahren benutzt, um gleichzeitige Zugriffe zu handhaben. Das CSMA/CD Protokoll bietet einen fairen Zugang zu dem gemeinsam genutzten Kanal, so dass verbundene Stationen eine Möglichkeit bekommen, das Netzwerk zu benutzen. Nach jeder Paket-Übertragung bestimmt das CSMA/CD-Protokoll, welcher Station es Zugriff gewährt, um den Ethernet-Kanal als nächstes benutzen zu können. Das Ethernet-Protokoll spezifiziert die Regeln zur Konstruktion von Rahmen, wobei sowohl eine Zieladresse als auch eine Quelladresse spezifiziert sind.
  • Netzwerk-Schnittstelle 134 unterstützt das Point-to-Point-Bidirectional-Serial-Link-Protokoll, das sog. InfiniBand, welches den Host-Prozessor mit Hochgeschwindigkeits-Peripherie-Geräten, beispielsweise einer Speicherplatte, verbindet. Die Schnittstelle kann mehrere Verbindungen mit unterschiedlichen Signalisierungs-Raten unterstützen. Die Netzwerk-Schnittstelle 134 kann auch Kommunikationsverbindungen nach 802.11 unterstützen.
  • Speicher-Schnittstelle 136 unterstützt industrielle und eingebettete Anwendungen. Speicher-Schnittstelle 136 unterstützt eine Serial-ATA(SATA)-Speicher-Schnittstelle, welche die Kommunikation zwischen einem Host-Bus und Massenspeichereinheiten erlaubt. Zur Bildung einer Point-to-Point-Verbindung treibt die SATA-Schnittstelle ein Kabel mit einem Minimum von vier Drähten. Eine weitere Schnittstelle, die von Speicher-Schnittstelle 136 unterstützt wird, ist die Serial-Attached-SCSI(SAS)-Schnittstelle, die zur Verbindung der Speichereinheit 100 mit einem Speicherplatten-Laufwerk eine Point-to-Point serielle Schnittstelle bildet. SAS kann verwendet werden, um über Kabel mehrere Geräte von unterschiedlicher Größe und Typ gleichzeitig mit Speichereinheit 100 zu verbinden. Die parallele SCSI-Schnittstelle (PSI, aka SCSI) ist eine der Schnittstellen-Implementierungen der SCSI-Familie, die von Speichereinheit 100 unterstützt werden kann. Sog. SCSI an the Fibre Channel (PC) benutzt das Fibre-Channel-Protocol (FCP) als Schnittstellen-Protokoll. Fibre-Channel-Laufwerke sind Dual-Port-Einheiten mit Native-Command-Queuing (NCQ)-Technologie, bei der bei einer einzelnen Festplatte die Reihenfolge, mit der empfangene Schreib- und Lese-Befehle ausgeführt werden, intern optimiert werden können.
  • Während der Datenaustausch durch einen Speicher-Kontroller ausgeführt wird, werden durch eine zusätzliche Logik und zusätzliche Register verschiedene Benutzerprofil-Parameter, wie beispielsweise Örtlichkeits- und Sequenzierungs-Information identifiziert und protokolliert. Der Speicher-Kontroller umfasst die Logik, um Speicherzugriffe zu identifizieren und anzupassen. Der Host-Kontroller kann diese Register-Information lesen und sein Verfahren, mit dem Transaktions-Anforderungen an die Speichereinheit gesendet werden, anpassen. Alternativ kann der Host-Kontroller auch die Register-Information lesen und Mikrocode an die Speichereinheit senden.
  • Peripherie-Schnittstelle 138 kann für Konsumer-, Server- und industrielle Anwendungen benutzt werden; sowohl, um auf Motherboard-Ebene auf dem Motherboard montierte Peripherie-Geräte zu verbinden als auch als Zusatzkarten-Schnittstelle für Steckkarten. Beispielsweise erlaubt das Peripheral-Component-Interconnect-Express (PCI Express bzw. PCIe) das „Channel-Grouping”, wobei mehrere Spuren an ein einzelnes Gerätepaar gebunden sind, um eine höhere Bandbreite zur Verfügung zu stellen. Die Anzahl der Spuren kann während des Einschaltens „verhandelt” werden oder explizit während des Betriebs definiert werden.
  • Zur Kontrolle der Speicheroperationen umfasst die hierarchische Speichereinheit 100 einen Mikrocontroller(uC)-Kern 148, welcher Zähler/Timer und eine Interrupt-Struktur integriert, konfigurierbare I/O-Ports definiert, und unter vielen weiteren Prozessfunktionen Modi der Leistungs-Absenkung auswählt. Beispielsweise kann Mikrocontroller 148 einen Betriebsmodus umfassen, der Sicherheitsmerkmale aktiviert, welche den Zugang zu Inhalten von Bereichen des Programmspeichers reglementieren. Mit aktivierten Sicherheitsmerkmalen kann gleichzeitige Programmierung, d. h. Programmierung eines Speicherbereichs unter Benutzung von Ausführungsanweisungen von einem anderen Speicherbereich, unter vorbestimmten, sicheren Bedingungen initiiert werden.
  • Ein Daten-Speicher-Array 150 dient zum Speichern von für die hierarchische Speichereinheit 100 spezifischer Konfigurations-Information und kann entweder von dem Hersteller oder von dem Benutzer mit Daten geladen werden. Die Software, die vom Mikrocontroller-Kern 148 ausgeführt wird, wendet die Konfiguration-Daten auf die Schnittstellen-Blöcke an, um unterschiedliche Protokolle auszuwählen, und um die Schnittstellen-Konfiguration der hierarchischen Speichereinheit 100, die dem Host, den zugehörigen Peripheriegeräten, und anderen Speichergeräten zur Verfügung stehen, zu kontrollieren.
  • Mikrocontroller-Kern 148 interpretiert zusammen mit der Befehls-Warteschlange 144 den Befehlssatz und sendet Speicher-Befehle aus. Ein interner Kontroller handhabt die im Betrieb auftretenden Timings und verifiziert die korrekte Ausführung der Speicher-Befehle, wie z. B. Schreib-Befehle, Lese-Befehle und Flush-Befehle. Zusätzlich können in dieser Architektur weitere Befehle wie „status read”, „copy”, „move”, oder „error-correct” unterstützt werden. Der Kontroller liefert in einem Status-Block 146, dessen Register Informationen über den Status enthalten, und über Fehler, die während des Speicherbetriebs auftreten können, berichten. Das Status-Register kann gelesen werden, um den Fortschritt während der Befehls-Ausführung zu überwachen oder um über das Ergebnis von Speicheroperationen zu berichten.
  • Ein Pufferspeicher 142 hält mehrere Speicherworte, die als Gruppe in einen Speicher-Block 140 hinein übertragen werden können, wenn der entsprechende Programmierbefehl abgesetzt wird, und puffert auch eine große Datenmenge, die aus dem Speicherblock gelesen wurde. Auf diese Weise wird eine Speicherseite programmiert, und, nachdem die Programmier- und Verifikations-Prozesse komplettiert sind, können die Programmier- und Verifikations-Prozesse für eine nächste Speicherseite ausgeführt werden. Ein Lesebefehl bewirkt das Lesen von Daten aus einer Speicherzelle zum Pufferspeicher, welche dann nach außen transferiert werden. Es ist wichtig zu verstehen, dass die Programmierung bereits beginnen kann, bevor alle Daten über die Host-Schnittstelle transferiert werden. Wie aus der in 2 gezeigten hierarchischen Struktur deutlich wird, können Daten bereits mit einem gewissen Grad an Zwischenpufferung durch die Hierarchie propagieren, bis eine ausreichende Informationsmenge zum Ziel transferiert ist, so dass die Programmierung beginnen kann.
  • Speicher-Block 140 kann aus Gründen der Flexibilität, und damit Code- und Datenbereiche in den Speicher-Arrays getrennt sind, eine Architektur mit mehreren Bänken aufweisen. Der duale Betrieb erlaubt die Ausführung von Programmcode aus der einen Bank, während die andere Bank gerade programmiert oder gelöscht wird. Während der Programmierung oder der Lösch-Operation in einer Bank sind Lese-Operationen in der anderen Bank möglich. In einer Ausführungsform sind die Speicher-Arrays Phase-Change-Memory(PCM)-Arrays, die man auch als Phase-Change-Random-Access-Memory (PRAM oder PCRAM), Ovonic Unified Memory (OUM) oder Chalcogenide Random-Access-Memory (C-RAM) bezeichnet. In einer anderen Ausführungsform können die Speicher-Arrays als Magnetic Random-Access-Memory(MRAM)-Zellen ausgeführt sein, wobei magnetische Speicherelemente aus zwei ferromagnetischen Ebenen (nicht gezeigt) geformt werden, die an einer Kreuzung einer Zeilen- und Spaltenleitung angebracht sind und von einer Magnetic Tunnel Junction(MTJ)-Einheit (nicht gezeigt) ausgewählt werden. In einer weiteren Ausführung können die Speicher-Arrays als Ferroelectric Random-Access-Memory(FRAM)-Zellen ausgeführt sein.
  • Die hierarchische Speichereinheit 100 kann die Host-Schnittstellen-Logik umfassen, die in die hierarchische Speichereinheit integriert ist. Die Host-Schnittstellen-Logik kann einige oder alle von den folgenden Funktionen ausführen: Kommunikation mit dem Host-Prozessor; Aggregation von mehreren Bäumen von hierarchischen Speichern; Wear-Leveling, Ausscheiden von schlechten Speicher-Sektoren, statistisches Erfassen der Speicherbenutzung für Performance- und Zuverlässigkeits-Management, und Benutzung von inhalts-adressierbaren Speicher im hierarchischen Speicherbaum.
  • Ein als „Address & Sector Translation” 110 bezeichneter Block stellt die Adressierung innerhalb der hierarchischen Speichereinheit 100 zur Verfügung, indem die Adressinformation durch Bus 104, der benutzt werden kann, um auf die an verschiedenen Stellen in der Hierarchie angebrachten Speichereinheiten zugreifen zu können, empfangen wird. Wenn durch die hierarchische Speichereinheit 100 eine NAND-Adressinformation empfangen wird, dann kann beim Durchlauf durch den Hierarchiebaum ein Address-Remapping erfolgen oder auch nicht. Die hierarchische Speichereinheit 100 kennt über einen Discovery-Prozess die angebundenen Typen von Speichereinheiten, und eine interne Zuordnungstabelle assoziiert „lange Adressen” zu „kurzen Adressen”. Die langen Adressen beinhalten einen kompletten Laufplan zum Ziel-Port derart, dass z. B. eine „0” den Port auf der linken Seite repräsentiert, und eine „1” den Port auf der rechten Seite. Die kurzen Adressen können für die Kommunikation zwischen den Einheiten benutzt werden und umfassen eine sequentielle Liste von gültigen Ports für den unteren Baumabschnitt.
  • Wear-Leveling 112 verteilt Lösch-Befehle über die verwalteten Speicherblöcke und erzwingt ein gelegentliches Verlagern von Blöcken mit geringen Zugriffs-Zyklenzahlen, und erlaubt Daten mit hohen Zugriffs-Zyklenzahlen eine Platzierung in Blöcken mit geringen Zugriffs-Zyklenzahlen. Die Mehrheit der Blöcke wird nicht zykliert, aber Blöcke mit hohen Zugriffs-Zyklenzahlen haben eine große Wahrscheinlichkeit des Ausfalls und die Wear-Leveling-Hardware und der Mikrocode tauscht während des Lösch-Algorithmus die Adressen von Blöcken mit hohen Zugriffs-Zyklenzahlen mit solchen von Blöcken mit geringen Zugriffs-Zyklenzahlen. Bemerkenswert ist, dass alle Adresstausch-Operationen dem Endbenutzer transparent sind.
  • Die Möglichkeit zur Fehler-Detektion und -Korrektur wird durch eine Fehler-Korrektureinheit (Error Correcting Code (ECC) Engine) 114 zur Verfügung gestellt. Fehler-Detektions- und Korrekturverfahren kompensieren die mit der Schreibgenauigkeit und Wiederholbarkeit zusammenhängenden Probleme. Ein fehlerkorrigierender Code stellt sicher, dass jedes Datensignal spezifischen Konstruktionsregeln gehorcht, und dass Abweichungen von dieser Konstruktion im Empfangssignal automatisch detektiert und korrigiert werden können. Somit überwacht, verbessert und verhindert die konfigurierbare Fehlerkorrektureinheit 114 Speicherbitfehler.
  • Eine Kompressions- und Dekompressions-Einheit (Compression & Decompression) 116 bietet Kompression eines Eingangs-Datensatzes auf einen gespeicherten Datensatz, welcher weniger Datenbits im Speicher benötigt. Wenn auf die gespeicherten Daten zugegriffen wird, werden sie dekomprimiert und an den Host zurückgegeben. Dabei kann die Datenkompression verlustlos sein derart, dass garantiert ist, dass gelesene Daten die gleichen sind als die vorher geschriebenen Daten. Andererseits kann durch eine verlustbehaftete Kompression ein höherer Kompressionsgrad erreicht werden, jedoch können Änderungen in den Daten auftreten. Verlustbehaftete Kompression kann angemessen sein für die Speicherung von Videodaten, wo geringe Änderungen in den Datenfolgen keine signifikante Degradation in der Wahrnehmung durch den Benutzer hervorrufen würde.
  • Eine Zwischenspeicher-Verwaltungs-Einheit (Caching Management) 118 arbeitet in dem hierarchischen Speicherbaum oder in den hierarchischen Speicherbäumen und optimiert die Speicherorte der Information basierend auf Zugriffsprofilen. Beispielsweise wird „Hot Data” in einem Speicher mit höchster Leistungsfähigkeit und größter Robustheit gespeichert; und „Cold Data” wird in weniger teuren, weniger leistungsfähigen und weniger robusten Speicher gespeichert.
  • Eine Datenmanipulations-Einheit (Data Manipulation) 152 verwendet vorteilhaft Hintergrund-Zeit zur Vorbehandlung von Speichersektionen, die einen langsameren Zustand haben derart, dass schnelle Zustandswechsel während Vordergrundoperationen möglich sind. Es ist häufig der Fall, dass Schreiboperationen in einen Speicherzustand länger benötigen, wenn der Zustand einer „1” gespeichert werden soll, als wenn der Zustand einer „0” gespeichert werden soll. In derartigen Fällen ist der Vorteil der Manipulation der Daten dadurch gegeben, dass weniger Bits in den langsameren Zustand übergehen. In diesen Fällen, wo die Daten derart manipuliert sind, dass sie invertiert werden, wird ein zusätzliches Bit gespeichert, um anzuzeigen, dass die Daten zur Optimierung der Leistungsfähigkeit invertiert wurden. Ähnliche Szenarien gibt es bei der Verwaltung der Zuverlässigkeit (z. B. höhere Bitfehlerraten für den Wert „0” als für den Wert „1”), wobei hierfür ähnliche Techniken benutzt werden können.
  • Eine Speicher-Partitionierungs-Verwaltungs-Einheit (Memory Partitioning Management) 120 kann Speicher-Partitionierungs-Optionen bereitstellen, um den Speicher über unterschiedliche Prozessor-Kerne und Partionen zu schützen, wobei Software-Wiederverwendbarkeit, Systemzuverlässigkeit, und Design-Flexibilität erhalten bleiben. Die Partitionierung ermöglicht es den höheren Softwareschichten, die von den nicht-flüchtigen Medien Gebrauch machen, den zur Verfügung stehenden Speicherlatz zu segmentieren und dort unterschiedliche Typen von Daten oder Code zu speichern. Die hierarchische Speichereinheit 100 bietet die Möglichkeit, den durch logische Adressen zugänglichen Bereich zu partitionieren, um die Einheit an unterschiedliche Gebrauchs-Modelle und während der Systemlebensdauer an Änderungen der Gebrauchs-Modelle selbst anzupassen.
  • 2 zeigt mehrere hierarchische Speichereinheiten 100, die mit zusätzlichem Speicher in einer Vielzahl von Konfigurationen verbunden sind. Die Figur zeigt, dass sachgerecht eingerichtete Einheit(en) 100 eine Abfolge von Speichereinheiten erlaubt und das Anbinden von Speichertiefe an einen Prozessor-Kontroller mit begrenztem Pin-Count ermöglicht. Hierarchische Speichereinheit(en) 100 öffnen den System-Massenspeicher und ermöglichen eine hierarchische Speicherarchitektur mit einer Speicherkapazität, die hauptsächlich durch praktische physikalische Randbedingungen begrenzt sind.
  • Um eine höhere I/O-Gesamtbandbreite für Kurzstrecken-Kommunikation zur Verfügung zu stellen, können die Inter-Chip-Busse bidirektional ausgeführt werden, d. h. die Busse können als unabhängige Busse ausgestaltet werden, wobei ein Bus für die Signalisierung in Aufwärtsrichtung dient und ein anderer Bus für die Signalisierung in Abwärtsrichtung dient. Zusätzlich zur simultanen bidirektionalen Signalisierung kann sog. Low-Voltage Differential Signaling (LVDS) als Signalisierungsprotokoll für die Inter-Chip-Kommunikation und zur Verbindung zu LVDS-Speicher für Universal Flash Storage (UFS) eingesetzt werden.
  • Die hierarchische Speichereinheit 100 ist zwischen einem Prozessor und den Speichereinheiten, die unterschiedliche Speichermechanismen und unterschiedliche Schnittstellen-Formate aufweisen können, platziert. Die hierarchische Speichereinheit 100 bietet eine Schnittstelle, um die unterschiedlichen Speicherformate so wie z. B. NOR mit Random-Access Lesezugriff, NAND mit seitenweisem Zugriff, und RAM, das DDR ermöglicht, aufzunehmen. Die hierarchische Speichereinheit 100 kann an einen Host-Kontroller 202 angebunden sein oder in einer anderen Ausführungsform, sollten Speicher-Kontrollerfunktionen in die Speichereinheit 100 mit integriert sein, direkt an den Host angebunden sein.
  • Die Figur zeigt hierarchische Speichereinheiten, die in einer Baumhierarchie 204 miteinander verbunden sind, wobei jede hierarchische Speichereinheit 100 den Verkehr zwischen ihrem aufwärtigen Port und einem von N abwärtigen Ports schaltet. Diese Konfiguration minimiert die Roundtrip-Latenz zur untersten Schicht des Baums auf Kosten von einigen zusätzlichen Interconnects. Die Figur zeigt außerdem in einer Daisy-Chain 206 verbundene hierarchische Speichereinheiten 100. In der Daisy-Chain-Hierarchie interpretiert jeder Knoten den Verkehr, um zu bestimmen, ob dieser Verkehr für den lokalen Knoten bestimmt ist oder für einen aufwärtigen/abwärtigen Knoten. Mit für den lokalen Knoten bestimmten Verkehr wird derart verfahren, dass die entsprechenden Aktionen getätigt werden, wohingegen aufwärtiger/abwärtiger Verkehr durch die hierarchische Speichereinheit mit einem Minimum an Latenz-Zeit durchgereicht wird. Zusätzlich können hybride Konfigurationen unterschiedliche Variationen der Hierarchien kombinieren. Beispielsweise kann es vorteilhaft sein, einen Baum mit drei Ebenen und vier Terminal-Knoten zu bilden, wobei an jeden Terminal-Knoten eine Daisy-Chain mit einer Tiefe von 16 Einheiten angebunden ist.
  • In dem hierarchischen Speicher-Subsystem können auch nicht-hierarchische Standard-Speichereinheiten 208 an die hierarchischen Speichereinheiten 100 angebunden sein. Beispielsweise kann Multi-Level-Cell (MLC) NAND-Speicher an einen Baum von hierarchischem PCM-Speicher angebunden sein. In diesem Beispiel kann PCM dazu verwendet werden, um die Verbindung von NAND-Speicher mit sehr hohen Dichten zu bewerkstelligen, wobei dies auch der Reduktion der Beanspruchung des NAND-Speichers durch zwischengespeicherte Leseoperationen und sich vereinenden bzw. zwischengespeicherten Schreibzugriffsoperationen dient. Obwohl der NAND-Speicher unregelmäßig gelesen wird und unregelmäßig beschrieben wird, können Schreibzugriffe auf den NAND-Speicher derart zusammengeführt werden, dass nur noch Schreib-Operationen auftreten, die das Beschreiben von kompletten Datenblocks beinhalten. Wird in der hierarchischen Speichereinheit 100 PCM-Speicher anstelle von flüchtigem RAM-Speicher zur Zwischenspeicherung (caching) verwendet, werden die Probleme im Falle eines Spannungsverlusts reduziert und der Verlust von Daten verhindert. Der PCM-Speicher kann außerdem eine Fehlerkorrektur (ECC) durchführen, derart, dass Schreibfehler auf den NAND-Speicher während mehrerer Schreiboperationen nicht akkumuliert werden.
  • Unabhängig von der Host-Schnittstelle gibt es mehrere Möglichkeiten, wie das hierarchische Speicher-Subsystems dem System aus logischer Sicht erscheint. Hierunter fallen I/O-mapped, memory-mapped Verfahren und memory-mapped-I/O. Als I/O-mapped Einheit erscheint das Subsystem gegenüber dem Host und der Host-Software als eine sektorbasierte Einheit. Bei diesem Typ von Einheiten werden alle Zuordnungen und Umwandlungen, wie die Umwandlung von Sektoren auf Seiten durch den Host vorgenommen. Generell ist die Information in atomischen Sektoren, die beispielsweise, zwischen 512 Byte bis 8 Kilobyte oder länger sein können, enthalten. Generell werden die I/O-mapped Einheiten von I/O-Device-Treibern gehandhabt, die zu einer zusätzlichen Software-Latenz zu der bereits in dem Subsystem und dem zugehörigen Schnittstellen vorhandenen Hardware-Latenz führt.
  • Als eine memory-mapped Einheit erscheint das Subsystem dem Host und der Host-software als ein flaches Speicherabbild. Generell werden auf Speicher abgebildete Einheiten direkt als Speicher angesprochen, wobei die Latenz durch das Betriebssystem eliminiert wird. Ähnlich wie die I/O-mapped Schnittstelle erscheint das Subsystem gegenüber dem Host und der Host-Software als eine sektorbasierte Einheit. Zusätzlich kann die hierarchische Speichereinheit als memora-mapped Einheit wirken. Der memory-mapped Zugriff kann helfen, die durch die I/O-Device-Treiber und die Kontroller-Logik hervorgerufenen Verzögerungen zu unterbinden.
  • 3 zeigt die hierarchische Speichereinheit 100 in Kombination mit nichtflüchtigem Speicher in unterschiedlichen Konfigurationen gemäß der vorliegenden Erfindung. Im Halbleitergehäuse 302 sind die Ausgangs-Ports des hierarchischen Speichers 100 mit zwei NAND-Speicherchips verbunden, um eine Speicher-Kombination zu bilden, die insbesondere im Solid-State-Drive(SSD)-Design angewendet wird. Ein SSD-Datenspeicher benutzt Solid-State-Speicher, um persistente Daten zu speichern, wobei die Dichte der SSD weiter erhöht werden kann, indem weiterer NAND-Speicher unter Benutzung von mehreren Halbleitergehäusen 302 hinzugefügt wird. Weiterhin ist in der Figur ein Halbleitergehäuse 304 gezeigt, das den hierarchischen Speicher 100 mit einem RAM-Chip am selben Bus umfasst, wobei zwei NAND-Speicherchips mit den Ausgangs-Ports an der Rückseite des hierarchischen Speichers 100 verbunden sind.
  • Ein Halbleitergehäuse 306 zeigt wenigstens zwei hierarchische Speicherchips und einen damit gekoppelten RAM-Speicher an der Vorderseite, wobei mehrere NAND-Ports an der Rückseite vorhanden sind, an die, wie gezeigt, dichte NAND-Stacks angebunden werden können. Alternativ zeigt Halbleitergehäuse 308, dass zwei oder mehr hierarchische Speicherchips, ein oder mehrere RAM-Chips, und dichte NAND-Stacks, die an die NAND-Ports des hierarchischen Speichers angebunden sind, kombiniert werden können.
  • 4 zeigt, dass die Halbleitergehäuse 302, 304, 306 und 308, bei denen die Halbleiterchips auf ein Substrat montiert sind, das dann mit Bumps versehen werden kann, um entweder ein Chip-Scale-Package (CSP) oder ein Ball-Grid-Array (BGA) als endgültiges Halbleitergehäuse zu bilden. Die Halbleiterchips können side-by-side auf einem Substrat angeordnet werden oder sog. Die-Stacking-Techniken werden benutzt, um kleinere Halbleiterchips auf größeren Halbleiterchips zu montieren und das Wire-Bonding von beiden zu ermöglichen. Zur Unterstützung der Interconnects können die Halbleiterchips mit Thru-Silicon-Vias versehen werden und Die-to-die-Bonding kann angewendet werden. In der in der Figur gezeigten Ausführung sind zwei hierarchische Speichereinheiten 100 mit einem Stack aus NAND-Einheiten 402 umfasst. Ein RAM-Speicherchip kann auch in den Stack eingebunden werden. Zur weiteren Erhöhung der Speicherdichte und der Speicherbandbreite, die in einem gegebenen Size-Footprint zur Verfügung steht, kann die Package-on-Package (PoP)-Technik benutzt werden, um vertikal mehrere Halbleitergehäuse, wie beispielsweise NAND-Stack-Gehäuse mit dem hierarchischen Speicher zu verbinden.
  • Es sollte klar sein, dass die Ausführungen der vorliegenden Erfindung eine erhöhte Effizienz der Speicherung durch hierarchischen Datenspeicher gemäß den Merkmalen der vorliegenden Erfindung ermöglichen. Durch die hierarchischen Speichereinheiten mit einer Host-Schnittstelle können diese Einheiten mit einem Host-System verbunden werden. Innerhalb der hierarchischen Struktur und dem Speicher-Kontroller können eine Anzahl von Algorithmen zur Verwaltung der Performance und Zuverlässigkeit angewendet werden wie beispielsweise Wear-Leveling; Zwischenspeicherung (caching); Fehler-Detektion und Fehler-Korrektur; Bad Page Management, Bad Block Management; und Daten-Manipulation, um so eine optimale Speicherkapazität für die Speicherhierarchie zur Verfügung zu stellen. Somit ergibt sich eine hierarchische Speicherarchitektur durch Einfüngen von einer oder mehreren hierarchischen Speichereinheiten in ein Speichersystem.

Claims (25)

  1. Hierarchische Speichereinheit (100), umfassend: ein Phase-Change-Speicher(PCM)-Array (140); mehrere Schnittstellen mit unterschiedlichen Speicherformaten, wobei die mehreren Schnittstellen eine NAND-Schnittstelle (132) und eine Speicher-Schnittstelle (136) zu einer Massenspeichereinheit umfassen; wenigstens einen Prozessorkern (148) zum Ausführen von Multi-Core-NAND-Management und autonomen Computing Funktionen, wobei die NAND-Management Funktionen ausgestaltet sind zum Abgleichen von Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle (132) und einem Pufferspeicher, der mit der NAND-Schnittstelle gekoppelt ist, wobei der Abgleich basiert auf extrahierten Steuer- und Betriebsinformationen, die empfangene Befehlssätze und Adressen von mit der hierarchischen Speichereinheit verbundenen Speichereinheiten beinhalten, wobei der wenigstens eine Prozessorkern (148) ferner ausgestaltet ist, die empfangenen Befehlssätze zu interpretieren und Speicher-Befehle auszusenden; und wenigstens einen Eingangs-Port und eine Mehrzahl von Ausgangs-Ports, so dass die hierarchische Speichereinheit gleichzeitig sowohl in einer Daisy-Chain-Hierarchie als auch in einer hierarchischen Baumstruktur mit anderen hierarchischen Speichereinheiten verbindbar ist und so dass Verkehr zwischen dem wenigstens einen Eingangs-Port und einem der Mehrzahl von Ausgangs-Ports geschaltet werden kann, um eine Roundtrip-Latenz zu einer untersten Schicht der hierarchischen Baumstruktur zu minimieren, wobei die Mehrzahl von Ausgangs-Ports ausgebildet ist, wenigstens mit einem NAND-Speicher extern zur hierarchischen Speichereinheit (100) kommunikativ verbunden zu sein, wobei die NAND-Schnittstelle (132) ausgebildet ist, Kommunikationen zwischen dem PCM-Array (140) und dem wenigsten einen NAND-Speicher so zu steuern, dass das PCM-Array (140) Daten zwischenspeichern kann, die es von dem wenigstens einen NAND-Speicher empfangen hat, wobei der wenigstens eine Eingangs-Port und die Mehrheit von Ausgangs-Ports durch den wenigstens einen Prozessorkern (148) konfigurierbar sind.
  2. Hierarchische Speichereinheit (100) gemäß Anspruch 1, wobei die mehreren Schnittstellen eine RAM-Schnittstelle (130), eine Netzwerkschnittstelle (134), eine Speicherschnittstelle (136) und eine Peripherie-Schnittstelle (138) umfassen.
  3. Hierarchische Speichereinheit (100) gemäß Anspruch 1, die konfigurierbar ist, um als eine I/O-mapped, memory-mapped, oder memory-mapped I/O Einheit betrieben zu werden.
  4. Hierarchische Speichereinheit (100) gemäß Anspruch 1, eingerichtet um den Verkehr in der Daisy-Chain-Hierarchie zu interpretieren, um festzustellen, ob der Verkehr für die hierarchische Speichereinheit oder für einen aufwärtigen/abwärtigen Knoten bestimmt ist.
  5. Hierarchische Speichereinheit (100) gemäß Anspruch 1, wobei der wenigstens eine Eingangs-Port ausgebildet ist, wenigstens mit einem RAM-Speicher extern zur hierarchischen Speichereinheit (100) kommunikativ verbunden zu sein.
  6. Hierarchische Speichereinheit (100) zur Benutzung in einem Speicher-Subsystem, umfassend: ein Phase-Change-Speicher(PCM)-Array (140); einen Prozessor-Kern (148), um Algorithmen für Wear-Leveling, Zwischenspeicherung, Fehlererkennung und -Korrektur, und Datenmanipulation zur Vorbehandlung von Speichersektionen, die einen langsameren Zustand haben, zur Verwaltung von Leistungsfähigkeit und Zuverlässigkeit auszuführen; wenigstens einen Eingangs-Port und wenigstens einen Ausgangs-Port, um die hierarchische Speichereinheit (100) in einer Daisy-Chain-Hierarchie oder in einer hierarchischen Baumstruktur zu verbinden, wobei der wenigstens eine Ausgangs-Port ausgebildet ist, mit wenigstens einem NAND-Speicher extern zur hierarchischen Speichereinheit (100) kommunikativ verbunden zu sein; und eine NAND-Schnittstelle (132), die ausgebildet ist, Kommunikationen zwischen dem PCM-Array (140) und dem wenigsten einen NAND-Speicher so zu steuern, dass das PCM-Array (140) Daten zwischenspeichern kann, die es von dem wenigstens einen NAND-Speicher empfangen hat, wobei der Prozessor-Kern (148) ferner ausgebildet ist zum Ausführen von Multi-Core-NAND-Management und autonomen Computing Funktionen, wobei die NAND-Management Funktionen ausgestaltet sind zum Abgleichen von Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle (132) und einem Pufferspeicher, der mit der NAND-Schnittstelle gekoppelt ist, wobei der Abgleich basiert auf extrahierten Steuer- und Betriebsinformationen, die empfangene Befehlssätze und Adressen von mit der hierarchischen Speichereinheit verbundenen Speichereinheiten beinhalten, wobei der wenigstens eine Prozessorkern (148) ferner ausgestaltet ist, die empfangenen Befehlssätze zu interpretieren und Speicher-Befehle auszusenden, wobei die Befehlssätze „copy” und „move” Befehle umfassen.
  7. Hierarchische Speichereinheit (100) gemäß Anspruch 6, wobei die hierarchische Speichereinheit als sektorbasierte Einheit betrieben wird.
  8. Hierarchische Speichereinheit (100) gemäß Anspruch 6, wobei die hierarchische Speichereinheit mit anderen hierarchischen Speichereinheiten in einer Daisy-Chain-Konfiguration verbunden ist.
  9. Hierarchische Speichereinheit (100) gemäß Anspruch 6, wobei die hierarchische Speichereinheit mit anderen hierarchischen Speichereinheiten in einer Baumstruktur verbunden ist.
  10. Hierarchische Speichereinheit (100) gemäß Anspruch 6, wobei die hierarchische Speichereinheit konfigurierbar ist, um als eine I/O-mapped, memory-mapped, oder memorymapped I/O Einheit betrieben zu werden.
  11. Hierarchische Speichereinheit (100) mit einem Pufferspeicher, umfassend: ein Phase-Change-Speicher(PCM)-Array (140); eine RAM-Schnittstelle (130); eine NAND-Schnittstelle (132) zur Extraktion von Befehlsinformation, um basierend auf dem Befehl eine Datenrate zwischen der NAND-Schnittstelle (132) und dem Pufferspeicher anzupassen, wobei die NAND-Schnittstelle (132) ausgebildet ist, Kommunikationen zwischen dem PCM-Array (140) und wenigsten einen NAND-Speicher extern zu der hierarchischen Speichereinheit (100) so zu steuern, dass das PCM-Array (140) Daten zwischenspeichern kann, die es von dem wenigstens einen NAND-Speicher empfangen hat, und wobei die NAND-Schnittstelle (132) ferner ausgebildet ist, mit einem Ausgangs-Port der hierarchischen Speichereinheit (100) zu koppeln; eine Netzwerkschnittstelle (134) zur Unterstützung von Signalisierungsraten und Datenpaket-Übertragungen über Kommunikationsverbindungen; wenigstens einen Prozessorkern (148) zum Ausführen von Multi-Core-NAND-Management und autonomen Computing Funktionen, wobei die NAND-Management Funktionen ausgestaltet sind zum Abgleichen von Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle (132) und einem Pufferspeicher, der mit der NAND-Schnittstelle gekoppelt ist, wobei der Abgleich basiert auf extrahierten Steuer- und Betriebsinformationen, die empfangene Befehlssätze und Adressen von mit der hierarchischen Speichereinheit verbundenen Speichereinheiten beinhalten, wobei der wenigstens eine Prozessorkern (148) ferner ausgestaltet ist, die empfangenen Befehlssätze zu interpretieren und Speicher-Befehle auszusenden; und eine Speicherschnittstelle (136).
  12. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die RAM-Schnittstelle (130) eine Kommunikation zwischen einem Host und der Speichereinheit als ein Double-Data-Rate Random Access Memory(DDR RAM)-Speicher zur Verfügung stellt.
  13. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die RAM-Schnittstelle (130) eine Kommunikation zwischen einem Host und der Speichereinheit als ein Double-Data-Rate drei Synchronous Dynamic Random Access Memory (DDR3 SDRAM)-Speicher zur Verfügung stellt.
  14. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die RAM-Schnittstelle (130) eine Low Power Double-Data-Rate(LPDDR)-Schnittstelle mit reduzierter Leistung darstellt.
  15. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die NAND-Schnittstelle (132) sektorbasiert arbeitet.
  16. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Netzwerkschnittstelle (134) ein Ethernet-Protokoll unterstützt.
  17. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Netzwerkschnittstelle (134) eine InfiniBand point-to-point bidierctional serielle Verbindung unterstützt.
  18. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Netzwerkschnittstelle (134) Kommunikationsverbindungen nach dem 802.11-Standard unterstützt.
  19. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Speicherschnittstelle (136) eine Serial ATA(SATA)-Speicherschnittstelle ist, die Kommunikation zwischen einem Hostbus und Massenspeichereinheiten erlaubt.
  20. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Speicherschnittstelle (136) eine point-to-point serielle Serial-Attached SCSI(SAS)-Schnittstelle zur Verbindung von einer Speichereinheit und einem Plattenlaufwerk ist.
  21. Hierarchische Speichereinheit (100) gemäß Anspruch 11, wobei die Speicherschnittstelle (136) ein Fibre-Channel Protokoll (FCP) unterstützt.
  22. Hierarchische Speichereinheit (100) gemäß Anspruch 11, ferner umfassend eine Peripherie-Schnittstelle (138).
  23. Gekapselte Speichereinheit, umfassend: wenigstens einen hierarchischen Speicher (100), aufweisend Phase-Change-Speicher(PCM)-Arrays (140), mehrere Ausgangs-Ports und mehrere Schnittstellen zur Handhabung von unterschiedlichen Speicherformaten umfassend eine NAND-Schnittstelle (132); wenigstens einen NAND-Speicher extern zu der wenigstens einen hierarchischen Speichereinheit (100) und verbunden mit einem entsprechenden Ausgangs-Port der mehreren Ausgangs-Ports des hierarchischen Speichers (100), wobei die NAND-Schnittstelle (132) ausgebildet ist, Kommunikationen zwischen den PCM-Arrays (140) und dem wenigstens einen NAND-Speicher so zu steuern, dass die PCM-Arrays (140) Daten zwischenspeichern können, die sie von dem wenigstens einen NAND-Speicher empfangen haben; und wenigstens einen Prozessorkern (148) zum Ausführen von Multi-Core-NAND-Management und autonomen Computing Funktionen, wobei die NAND-Management Funktionen ausgestaltet sind zum Abgleichen von Daten-Input und/oder Daten-Output zwischen der NAND-Schnittstelle (132) und einem Pufferspeicher, der mit der NAND-Schnittstelle gekoppelt ist, wobei der Abgleich basiert auf extrahierten Steuer- und Betriebsinformationen, die empfangene Befehlssätze und Adressen von mit der hierarchischen Speichereinheit verbundenen Speichereinheiten beinhalten, wobei der wenigstens eine Prozessorkern (148) ferner ausgestaltet ist, die empfangenen Befehlssätze zu interpretieren und Speicher-Befehle auszusenden.
  24. Gekapselte Speichereinheit gemäß Anspruch 23, weiter umfassend einen Random Access Memory(RAM)-Speicher, der mit der hierarchischen Speichereinheit (100) gemeinsame Adress- und Daten-Ports aufweist.
  25. Gekapselte Speichereinheit gemäß Anspruch 23 oder Anspruch 24, umfassend: einen ersten und einen zweiten hierarchischen Speicher (100), jeder aufweisend Phase-Change-Speicher(PCM)-Arrays (140), mehrere Schnittstellen zur Handhabung von unterschiedlichen Speicherformaten und Ausgangs-Ports; einen ersten und einen zweiten NAND-Speicher, die mit den Ausgangs-Ports des ersten hierarchischen Speichers verbunden sind; und einen dritten und einen vierten NAND-Speicher, die mit den Ausgangs-Ports des zweiten hierarchischen Speichers verbunden sind.
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