CN102165691A - 高速条件反向偏置虚拟接地恢复电路 - Google Patents

高速条件反向偏置虚拟接地恢复电路 Download PDF

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尼尔·多伊彻
陈金辉
马奎斯·琼斯
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Abstract

一种条件电平移位器电路用于大致消除潜行电流在集成电路装置中发生，所述集成电路装置具有在不同电压域中的两个或两个以上逻辑电路模块。当在不同电压域中的所述两个或两个以上逻辑电路模块之间的信号处于逻辑“0”且所述逻辑电路模块中的一者偏置于高于所述集成电路装置的真实接地Vss的电压电平处时导致潜行电流。条件接地恢复电路将虚拟接地逻辑“0”移位到真实接地电平。此消除潜行电流及逻辑电平讹误。

Description

高速条件反向偏置虚拟接地恢复电路
相关申请案交叉参考
此申请案请求对在2008年12月12日提出申请且标题为“高速条件反向偏置虚拟接地恢复电路(High Speed Conditional Back Bias Virtual Ground Restoration Circuit)”的纳尔多尔舍(Neil Deutscher)、陈金辉(Jinhui Chen)及马奎斯琼斯(Marquis Jones)共同拥有美国临时专利申请案第61/121,977号的优先权，所述临时专利申请案出于所有目的以引用方式并入本文中。
技术领域
本发明涉及具有低功率电平能力的逻辑电路的集成电路装置，且更特定来说涉及一种大致降低所述逻辑电路中的潜行泄漏电流路径且用于提供为大致真实接地的逻辑“0”的接地恢复电路(GRC)，当断定不处于所述逻辑电路的大致真实接地的逻辑“0”信号时导致所述潜行泄漏电流路径。
背景技术
集成电路装置可通过将VSS功率轨电压升高到集成电路衬底的体(例如，阱、槽区或衬底)电压(有时称作“虚拟接地”)以上而电更改其NMOS晶体管的阈值电压。通常使用此技术来降低由于次阈值泄漏而产生的集成电路装置的功率消耗。一般来说，所述集成电路装置将具有两个或两个以上独立电压域来服务于其之间具有信号路径的相应逻辑电路；这些电压域中的一些电压域可在虚拟接地上操作，且其它电压域可在真实接地上操作。
当处于逻辑“0”的信号源的虚拟接地比真实接地VSS高(例如，正)时，集成电路装置中存在问题，因为当去往逻辑门的逻辑“0”信号不使其接地电平恢复到真实接地时，所述逻辑门可发生潜行电流及/或逻辑状态讹误。
发明内容
因此，需要一种将在逻辑“0”信号偏置于高于集成电路装置的逻辑电路的真实接地VSS的电压电平处时大致防止潜行泄漏电流在这些逻辑电路中发生且将逻辑“0”电平恢复到大致真实接地电平的设备。
本文中揭示一种高速条件反向偏置虚拟接地电平移位器。备用(例如，睡眠)控制信号及先前状态有条件地控制潜行泄漏路径。所述高速条件反向偏置虚拟接地电平移位器对于关键路径或高速通信信号是有利的。
根据本发明的具体实例性实施例，一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“0”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含：以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且其中所述多个接地恢复电路中的每一者包含：具有逻辑输入及逻辑输出的电平移位器电路，其中所述逻辑输出遵循所述逻辑输入处的逻辑电平；及具有备用输入的开关晶体管，所述开关晶体管耦合于所述电平移位器电路与所述真实接地之间，其中当所述逻辑输入处于逻辑“0”且所述备用输入处于逻辑“1”时，所述开关晶体管关断且防止潜行泄漏电流穿过所述电平移位器电路。
根据本发明的另一具体实例性实施例，一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“0”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含：以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且其中所述多个接地恢复电路中的每一者包含：具有栅极、源极、漏极及体的第一P-沟道金属氧化物半导体(PMOS)晶体管(202)；具有栅极、源极、漏极及体的第二PMOS晶体管(204)；具有栅极、源极、漏极及体的第一N-沟道金属氧化物半导体(NMOS)晶体管(208)；具有栅极、源极、漏极及体的第二NMOS晶体管(206)；具有栅极、源极、漏极及体的第三NMOS晶体管(212)；具有栅极、源极、漏极及体的第四NMOS晶体管(210)；具有输入及输出的第一反相器(222)，其中所述第一反相器(222)耦合到电源电压及所述虚拟接地；具有第一及第二输入以及输出的第一NAND门(216)；具有第一及第二输入以及输出的第二NAND门(218)；所述第一PMOS晶体管(202)及所述第二PMOS晶体管(204)的所述源极及体耦合到所述电源电压；所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极、所述第二PMOS晶体管(204)的所述栅极及所述第一NAND门(216)的所述第一输入耦合在一起；所述第二PMOS晶体管(204)及第二NMOS晶体管(206)的所述漏极、所述第一PMOS晶体管(202)的所述栅极及所述第二NAND门(214)的所述第一输入耦合在一起；所述第一NMOS晶体管(208)的所述栅极及所述第一反相器(222)的所述输入耦合到来自在所述虚拟接地电压域中操作的逻辑电路的逻辑信号；所述第一反相器(222)的所述输出耦合到所述第二NMOS晶体管(206)的所述栅极；所述第一NMOS晶体管(208)的所述源极耦合到所述第四NMOS晶体管(212)的所述漏极且所述第一NMOS晶体管(208)的所述体耦合到真实接地；所述第二NMOS晶体管(206)的所述源极耦合到所述第三NMOS晶体管(210)的所述漏极且所述第二NMOS晶体管(206)的所述体耦合到真实接地；所述第三NMOS晶体管(210)及所述第四NMOS晶体管(212)的所述源极及体耦合到所述真实接地；且所述第一及第二NAND门(216、214)的所述第二输入耦合到备用信号，其中当来自所述逻辑电路的所述逻辑信号处于逻辑“0”且所述备用信号处于逻辑“1”时，所述第一NAND门(216)的所述输出处于逻辑“0”，借此，所述第四NMOS晶体管(212)关断且从而防止潜行泄漏电流从中穿过。
根据本发明的又一具体实例性实施例，一种条件反向偏置虚拟接地恢复电路，其用于在处于虚拟接地电平的逻辑“0”信号存在时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”，所述条件反向偏置虚拟接地恢复电路包含：具有栅极、源极、漏极及体的第一P-沟道金属氧化物半导体(PMOS)晶体管(202)；具有栅极、源极、漏极及体的第二PMOS晶体管(204)；具有栅极、源极、漏极及体的第一N-沟道金属氧化物半导体(NMOS)晶体管(208)；具有栅极、源极、漏极及体的第二NMOS晶体管(206)；具有栅极、源极、漏极及体的第三NMOS晶体管(212)；具有栅极、源极、漏极及体的第四NMOS晶体管(210)；具有输入及输出的第一反相器(222)，其中所述第一反相器(222)耦合到电源电压及虚拟接地；具有第一及第二输入以及输出的第一NAND门(216)；具有第一及第二输入以及输出的第二NAND门(218)；所述第一PMOS晶体管(202)及所述第二PMOS晶体管(204)的所述源极及体耦合到所述电源电压；所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极、所述第二PMOS晶体管(204)的所述栅极及所述第一NAND门(216)的所述第一输入耦合在一起；所述第二PMOS晶体管(204)及第二NMOS晶体管(206)的所述漏极、所述第一PMOS晶体管(202)的所述栅极及所述第二NAND门(214)的所述第一输入耦合在一起；所述第一NMOS晶体管(208)的所述栅极及所述第一反相器(222)的所述输入耦合到在所述虚拟接地电压域中操作的逻辑信号；所述第一反相器(222)的所述输出耦合到所述第二NMOS晶体管(206)的所述栅极；所述第一NMOS晶体管(208)的所述源极耦合到所述第四NMOS晶体管(212)的所述漏极；所述第二NMOS晶体管(206)的所述源极耦合到所述第三NMOS晶体管(210)的所述漏极；所述第一及第二NMOS晶体管(208、206)的所述体耦合到所述真实接地；所述第三NMOS晶体管(210)及所述第四NMOS晶体管(212)的所述源极及体耦合到所述真实接地；且所述第一及第二NAND门(216、214)的所述第二输入耦合到备用信号，其中当所述逻辑信号处于逻辑“0”且所述备用信号处于逻辑“1”时，所述第一NAND门(216)的所述输出处于逻辑“0”，借此，所述第四NMOS晶体管(212)关断且从而防止潜行泄漏电流从中穿过。
附图说明
结合附图参照以下说明可获得对本发明的更完全理解，在附图中：
图1是包含根据本发明的教示的条件电平移位器电路的集成电路装置的示意性框图，所述条件电平移位器电路耦合于具有独立电压域的两个逻辑电路模块之间，所述逻辑电路模块全部制作于所述集成电路装置上；
图2是根据本发明的具体实例性实施例的条件电平移位器电路的示意图，所述条件电平移位器电路在处于逻辑“0”的信号以高于集成电路装置的真实接地的电压电平偏置时防止潜行电流；及
图3是图2中所示的条件电平移位器电路的一部分的示意图。
虽然本发明易于作出各种修改及替代形式，但在图式中已显示并在本文中详细说明其具体实例性实施例。然而，应理解，本文对具体实例性实施例的说明并非打算将本发明限定于本文所揭示的特定形式，而是相反，本发明打算涵盖所附利要求书所界定的所有修改及等效形式。
具体实施方式
现在参照图式，其示意性地图解说明具体实例性实施例的细节。图式中，相同的元件将由相同的编号表示，且类似的元件将由带有一不同小写字母后缀的相同编号表示。
参照图1，其描绘包含根据本发明的教示的条件电平移位器电路的集成电路装置的示意性框图，所述条件电平移位器电路耦合于具有独立电压域的两个逻辑电路模块之间，所述逻辑电路模块全部制作于所述集成电路装置上。集成电路装置102包含第一逻辑电路110、条件电平移位器电路200及第二逻辑电路104。所述第一逻辑电路110在第一电压域中，且所述第二逻辑电路104在第二电压域中。所述第一及第二电压域可不具有大致相同的共用或接地电压电位，例如，所述第一电压域处于虚拟接地电位，而所述第二电压域处于真实接地电位。所述虚拟与真实接地电位可充分不同，其中如果逻辑“0”信号直接耦合于所述第一与第二逻辑电路110与104之间，那么所述第一及第二逻辑电路110及104中的一者或两者中将发生潜行电流。
根据本发明的教示，当输入106上的信号处于逻辑“0”电平，其偏置于第二逻辑电路104的真实接地VSS以上，那么条件电平移位器电路200会将所述逻辑“0”信号移位到非偏置逻辑“0”电平或真实接地VSS，且有效地阻挡从所述移位的逻辑“0”输入信号产生的潜行泄漏路径电流。多个条件电平移位器电路200可实施于集成电路装置102中，一个用于以所述真实接地VSS操作的多个第二逻辑电路104中的每一者，如图1到图3中所示。可使用信号输入112来指示集成电路装置102的逻辑电路何时将从正常或操作模式进入备用或睡眠模式。
参照图2，其描绘根据本发明的具体实例性实施例的条件电平移位器电路的示意图，所述条件电平移位器电路在处于逻辑“0”的信号以高于集成电路装置的真实接地的电压电平偏置时防止潜行电流。虚拟接地总是处于比真实接地VSS高(例如，正)的电压。输入106上的逻辑电平信号可大致处于电源电压VDD(对于逻辑“1”)或大致处于虚拟接地(对于逻辑“0”)。输入106处的信号电压电平取决于集成电路装置102的操作模式，例如由信号112控制的正常或备用(睡眠)模式，如下文中更全面地描述。
在正常操作模式中，耦合到信号线106的信号源(例如，第一逻辑电路110)的虚拟接地可与VSS大致相同。当在备用模式中(由信号线112控制)且具有反向偏置输入时，当来自耦合到信号输入106的信号源的信号处于逻辑低(“0”)时，信号源的虚拟接地可比VSS高(例如，正)。
VSS low表示真实接地(例如，0伏)。VSS high表示总是比真实接地VSS low高(正)的虚拟接地。虚拟接地VSS high范围可从约0伏到几百毫伏(mV)。当信号输入106为逻辑高(“1”)时，输入106处的电压大致处于供电电压VDD。然而，当信号输入106为逻辑低(“0”)时，输入106处的电压可从约0伏到虚拟接地电压VSS high，此取决于所选择的操作模式，例如分别由输入112上的备用信号逻辑低(“0”)或逻辑高(“1”)控制的正常或备用模式。
晶体管206及208为布置成差分输入配置的N-沟道金属氧化物半导体(NMOS)晶体管。反相器222向NMOS晶体管206及208的输入提供差分信号。反相器222耦合到VDD且耦合到大约处于虚拟接地的电压。晶体管202及204为P-沟道金属氧化物半导体(PMOS)晶体管。PMOS晶体管202及204与N-沟道金属氧化物半导体(NMOS)晶体管206及208组合形成在输出节点108a及108b上保持信号电平稳定的交叉耦合锁存。反相器218及220分别向输出节点108b及108a提供负载隔离。晶体管202到212的每一源极S、漏极D、栅极G及体(例如，阱、槽区或衬底)B的连接如图2中所示。
在正常操作模式中，虚拟接地VSS high处于与真实接地VSS low大致相同的电压，两者均处于真实接地(例如，0伏)。输入112上的备用信号处于逻辑“0”(真实接地)且将NAND门214及216的输出导致为接通NMOS晶体管210及212的逻辑“1”。在此正常操作模式中，条件电平移位器电路200大致不改变地将输入逻辑电平传递到输出。
在具有反向偏置输入的备用或睡眠模式中，当输入106处于逻辑“0”时，虚拟接地VSS high可处于比真实接地VSS low高(正)(例如)几百mV的电压，举例来说，0.3伏。当输入106处于约0.3伏时，NMOS晶体管208及PMOS晶体管202的漏极连接处的节点将处于逻辑高“1”(例如，大致VDD)。然而，在常规电平移位器电路中，输入106上的逻辑低信号将不能够完全关闭NMOS晶体管208且此外将引入到接地的潜行泄漏路径。
根据本发明的教示，在NMOS晶体管208与真实接地VSS low之间添加NMOS晶体管212，以便有条件地控制(关闭)经由NMOS晶体管208到真实接地VSS low的任何潜行泄漏电流路径。此条件操作由NAND门216如下控制：当NMOS晶体管208及PMOS晶体管202的漏极连接处的节点处于逻辑高“1”(大致VDD)且输入112上的备用信号处于逻辑高“1”(大致VDD)时，NAND门216的输出将处于逻辑低“0”，从而有效地关闭NMOS晶体管212且从而自动防止从中穿过的任何潜行泄漏电流路径。当逻辑“1”在输入106上时，NMOS晶体管210及NAND门214以类似方式操作，因为图2中所示的条件电平移位器电路200大致对称。因此，根据本发明的教示，通过引入NMOS晶体管210及212以及如图2中所示连接的NAND门214及216，有效地消除潜行泄漏电流路径。
在备用模式中，接地恢复电路(GRC)会将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”。
涵盖可使用其它逻辑配置来控制NMOS晶体管210及212以防止潜行泄漏电流且其在本发明的范围内。熟习数字逻辑电路技术领域及本发明的益处的技术人员可容易地设计此类其它逻辑配置。
参照图3，其描绘图2中所示的条件电平移位器电路的一部分的示意图。反相器222可包含耦合到输入106及NMOS晶体管208的栅极的图腾柱连接的PMOS晶体管226及NMOS晶体管224。反相器218及220可各自包含耦合到相应PMOS及NMOS晶体管的漏极且具有输出108的图腾柱连接的PMOS晶体管230及NMOS晶体管228。晶体管224、226、228及230的每一源极S、漏极D、栅极G及体(例如，阱、槽区或衬底)B的连接如图3中所示。
虽然已参照本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此参照并不意味着对本发明的限制，且不应推断出此限制。所揭示的标的物能够在形式及功能上具有大量修改、更改及等效形式，所属领域的技术人员将会联想到这些修改、更改及等效形式并受益于本揭示内容。所描绘及描述的本发明的实施例仅作为实例，而并非是对本发明范围的穷尽性说明。

Claims (19)

1.一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“0”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含：
以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；
多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且
其中所述多个接地恢复电路中的每一者包含：
具有逻辑输入及逻辑输出的电平移位器电路，其中所述逻辑输出遵循所述逻辑输入处的逻辑电平；及
具有备用输入的开关晶体管，所述开关晶体管耦合于所述电平移位器电路与所述真实接地之间，其中当所述逻辑输入处于逻辑“0”且所述备用输入处于逻辑“1”时，所述开关晶体管关断且防止潜行泄漏电流穿过所述电平移位器电路。
2.根据权利要求1所述的集成电路装置，其中当所述备用输入处于逻辑“0”时，所述开关晶体管接通。
3.根据权利要求1所述的集成电路装置，其中当所述逻辑输入处于逻辑“1”时，所述开关晶体管接通。
4.一种集成电路装置，其具有用于在处于虚拟接地电平的逻辑“0”信号被应用于所述集成电路装置中时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”的条件反向偏置虚拟接地恢复电路，所述集成电路装置包含：
以虚拟接地操作的至少一个独立电压域及以真实接地操作的至少一个其它独立电压域，其中所述虚拟接地处于比所述真实接地正的电压；
多个条件反向偏置虚拟接地恢复电路，所述多个条件反向偏置虚拟接地恢复电路中的每一者耦合于在所述虚拟接地电压域中操作的多个第一逻辑电路中的一者与在所述真实接地电压域中操作的多个第二逻辑电路中的一者之间，其中分别在所述虚拟及真实接地电压域中操作的所述多个第一及第二逻辑电路制作于集成电路裸片上，且
其中所述多个接地恢复电路中的每一者包含：
具有栅极、源极、漏极及体的第一P-沟道金属氧化物半导体(PMOS)晶体管(202)；
具有栅极、源极、漏极及体的第二PMOS晶体管(204)；
具有栅极、源极、漏极及体的第一N-沟道金属氧化物半导体(NMOS)晶体管(208)；
具有栅极、源极、漏极及体的第二NMOS晶体管(206)；
具有栅极、源极、漏极及体的第三NMOS晶体管(212)；
具有栅极、源极、漏极及体的第四NMOS晶体管(210)；
具有输入及输出的第一反相器(222)，其中所述第一反相器(222)耦合到电源电压及所述虚拟接地；
具有第一及第二输入以及输出的第一NAND门(216)；
具有第一及第二输入以及输出的第二NAND门(218)；
所述第一PMOS晶体管(202)及所述第二PMOS晶体管(204)的所述源极及体耦合到所述电源电压；
所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极、所述第二PMOS晶体管(204)的所述栅极及所述第一NAND门(216)的所述第一输入耦合在一起；
所述第二PMOS晶体管(204)及第二NMOS晶体管(206)的所述漏极、所述第一PMOS晶体管(202)的所述栅极及所述第二NAND门(214)的所述第一输入耦合在一起；
所述第一NMOS晶体管(208)的所述栅极及所述第一反相器(222)的所述输入耦合到来自在所述虚拟接地电压域中操作的逻辑电路的逻辑信号；
所述第一反相器(222)的所述输出耦合到所述第二NMOS晶体管(206)的所述栅极；
所述第一NMOS晶体管(208)的所述源极耦合到所述第四NMOS晶体管(212)的所述漏极且所述第一NMOS晶体管(208)的所述体耦合到真实接地；
所述第二NMOS晶体管(206)的所述源极耦合到所述第三NMOS晶体管(210)的所述漏极且所述第二NMOS晶体管(206)的所述体耦合到真实接地；
所述第三NMOS晶体管(210)及所述第四NMOS晶体管(212)的所述源极及体耦合到所述真实接地；且
所述第一及第二NAND门(216、214)的所述第二输入耦合到备用信号，
其中当来自所述逻辑电路的所述逻辑信号处于逻辑“0”且所述备用信号处于逻辑“1”时，所述第一NAND门(216)的所述输出处于逻辑“0”，借此所述第四NMOS晶体管(212)关断且从而防止潜行泄漏电流从中穿过。
5.根据权利要求4所述的集成电路装置，其中所述第一PMOS晶体管(202)与所述第二PMOS晶体管(204)配置为交叉耦合锁存。
6.根据权利要求4所述的集成电路装置，其中所述第一反相器(222)包含：
具有栅极、源极、漏极及体的第三PMOS晶体管(226)；及
具有栅极、源极、漏极及体的第五NMOS晶体管(224)；
所述第三PMOS晶体管(226)及所述第五NMOS晶体管(224)的所述栅极耦合到来自在所述虚拟接地电压域中操作的所述逻辑电路的所述信号；
所述第三PMOS晶体管(226)的所述源极及体耦合到所述电源电压；
所述第五NMOS晶体管(224)的所述源极耦合到所述虚拟接地；
所述第五NMOS晶体管(224)的所述体耦合到所述真实接地；且
所述第三PMOS晶体管(226)及所述第五NMOS晶体管(224)的所述漏极耦合到所述第二NMOS晶体管(206)的所述栅极。
7.根据权利要求4所述的集成电路装置，其进一步包含第二反相器(218)，所述第二反相器(218)具有：输入，其耦合到所述第二PMOS晶体管(204)及所述第二NMOS晶体管(206)的所述漏极；及输出。
8.根据权利要求7所述的集成电路装置，其中所述第二反相器(218)包含：
具有栅极、源极、漏极及体的第四PMOS晶体管(230)；及
具有栅极、源极、漏极及体的第六NMOS晶体管(228)；
所述第四PMOS晶体管(230)及所述第六NMOS晶体管(228)的所述栅极耦合到所述第二PMOS晶体管(204)及所述第二NMOS晶体管(206)的所述漏极；
所述第四PMOS晶体管(230)的所述源极及体耦合到所述电源电压；
所述第六NMOS晶体管(228)的所述源极及体耦合到所述真实接地；且
所述第四PMOS晶体管(230)及所述第六NMOS晶体管(228)的所述漏极耦合为所述第二反相器(218)的所述输出。
9.根据权利要求8所述的集成电路装置，其进一步包含第三反相器(220)，所述第三反相器(220)具有：输入，其耦合到所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极；及输出。
10.根据权利要求9所述的集成电路装置，其中所述第三反相器(220)包含：
具有栅极、源极、漏极及体的第五PMOS晶体管(230a)；及
具有栅极、源极、漏极及体的第七NMOS晶体管(228a)；
所述第五PMOS晶体管(230a)及所述第七NMOS晶体管(228a)的所述栅极耦合到所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极；
所述第五PMOS晶体管(230a)的所述源极及体耦合到所述电源电压；
所述第七NMOS晶体管(228a)的所述源极及体耦合到所述真实接地；且
所述第五PMOS晶体管(230a)及所述第七NMOS晶体管(228a)的所述漏极耦合为所述第三反相器(220)的所述输出。
11.根据权利要求4所述的集成电路装置，其中所述体为所述集成电路装置的阱。
12.根据权利要求4所述的集成电路装置，其中所述体为所述集成电路装置的槽区。
13.根据权利要求4所述的集成电路装置，其中所述体为所述集成电路装置的衬底。
14.一种条件反向偏置虚拟接地恢复电路，其用于在处于虚拟接地电平的逻辑“0”信号存在时防止潜行泄漏电流且将虚拟接地电平逻辑“0”移位到真实接地电平逻辑“0”，所述条件反向偏置虚拟接地恢复电路包含：
具有栅极、源极、漏极及体的第一P-沟道金属氧化物半导体(PMOS)晶体管(202)；
具有栅极、源极、漏极及体的第二PMOS晶体管(204)；
具有栅极、源极、漏极及体的第一N-沟道金属氧化物半导体(NMOS)晶体管(208)；
具有栅极、源极、漏极及体的第二NMOS晶体管(206)；
具有栅极、源极、漏极及体的第三NMOS晶体管(212)；
具有栅极、源极、漏极及体的第四NMOS晶体管(210)；
具有输入及输出的第一反相器(222)，其中所述第一反相器(222)耦合到电源电压及虚拟接地；
具有第一及第二输入以及输出的第一NAND门(216)；
具有第一及第二输入以及输出的第二NAND门(218)；
所述第一PMOS晶体管(202)及所述第二PMOS晶体管(204)的所述源极及体耦合到所述电源电压；
所述第一PMOS晶体管(202)及所述第一NMOS晶体管(208)的所述漏极、所述第二PMOS晶体管(204)的所述栅极及所述第一NAND门(216)的所述第一输入耦合在一起；
所述第二PMOS晶体管(204)及第二NMOS晶体管(206)的所述漏极、所述第一PMOS晶体管(202)的所述栅极及所述第二NAND门(214)的所述第一输入耦合在一起；
所述第一NMOS晶体管(208)的所述栅极及所述第一反相器(222)的所述输入耦合到在虚拟接地电压域中操作的逻辑信号；
所述第一反相器(222)的所述输出耦合到所述第二NMOS晶体管(206)的所述栅极；
所述第一NMOS晶体管(208)的所述源极耦合到所述第四NMOS晶体管(212)的所述漏极；
所述第二NMOS晶体管(206)的所述源极耦合到所述第三NMOS晶体管(210)的所述漏极；
所述第一及第二NMOS晶体管(208、206)的所述体耦合到真实接地；
所述第三NMOS晶体管(210)及所述第四NMOS晶体管(212)的所述源极及体耦合到所述真实接地；且
所述第一及第二NAND门(216、214)的所述第二输入耦合到备用信号，
其中当所述逻辑信号处于逻辑“0”且所述备用信号处于逻辑“1”时，所述第一NAND门(216)的所述输出处于逻辑“0”，借此所述第四NMOS晶体管(212)关断且从而防止潜行泄漏电流从中穿过。
15.根据权利要求14所述的设备，其中所述第一PMOS晶体管(202)与所述第二PMOS晶体管(204)配置为交叉耦合锁存。
16.根据权利要求14所述的设备，其中所述第一反相器(222)包含：
具有栅极、源极、漏极及体的第三PMOS晶体管(226)；及
具有栅极、源极、漏极及体的第五NMOS晶体管(224)；
所述第三PMOS晶体管(226)及所述第五NMOS晶体管(224)的所述栅极耦合到来自在所述虚拟接地电压域中操作的逻辑电路的信号；
所述第三PMOS晶体管(226)的所述源极及体耦合到所述电源电压；
所述第五NMOS晶体管(224)的所述源极耦合到所述虚拟接地；
所述第五NMOS晶体管(224)的所述体耦合到所述真实接地；且
所述第三PMOS晶体管(226)及所述第五NMOS晶体管(224)的所述漏极耦合到所述第二NMOS晶体管(206)的所述栅极。
17.根据权利要求14所述的设备，其中所述体为集成电路装置的阱。
18.根据权利要求14所述的设备，其中所述体为集成电路装置的槽区。
19.根据权利要求14所述的设备，其中所述体为集成电路装置的衬底。
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