CN107408938B - 低功率宽量程电平移位器 - Google Patents
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Abstract
提供了基于锁存器的电平移位器，其包括：边沿触发脉冲发生器(110)，其响应于输入信号中的上升沿和下降沿驱动开关(115)关断并将电平移位器中的一对交叉耦合反相器与地隔离一个转换时段。
Description
相关申请的交叉引用
本申请要求于2015年4月1日提交的美国非临时专利申请No.14/676,006的权益，该非临时专利申请的全部内容通过引用并入本文。
技术领域
本申请涉及电平位移器，更具体地涉及一种低功率宽量程电平位移器。
背景技术
现代集成电路通常使用位于低电压域的核心设备来节省电力并提高处理速度。随着技术的进步，低电压域的电源电压持续下降。但是这些相同的设备使用需要更高电源电压的传统输入/输出(I/O)标准。因此，低功率域中的设备必须使用这些更高电压的传统I/O标准通过电平移位器接口到I/O缓冲器。
在低电压域中使用的降低的电源电压增加了相应电平移位器的输入到输出电压范围要求。例如，可能需要使用基于锁存器的电平移位器从约0.7V的低电压域电源电压移位到1.8V的I/O电源电压。像任何锁存器一样，基于锁存器的电平移位器包括一对交叉耦合的反相器。每个反相器由PMOS晶体管和NMOS晶体管的串行堆栈形成。在任何给定时间，在基于锁存器的电平移位器中的PMOS晶体管之一将导通。栅极由被移位的低电压域输入信号控制的NMOS存取晶体管必须能够关断该导通的PMOS晶体管。
由于来自较低电源电压的应力减小，所以低电压域中的晶体管可以使用相对较薄的栅极-氧化物层。相反，由于来自较高电源电压的应力增加，诸如用于I/O设备的高电压电源域中的晶体管需要较厚的栅极-氧化物层。因此，在基于锁存器的电平移位器中的NMOS存取晶体管因暴露于I/O电源电压而是厚的栅极-氧化物设备。虽然每个NMOS存取晶体管都由低电压域输入信号供电，但是由于通过低电压域电源电压驱动，其过驱动相对较弱。例如，如果NMOS存取晶体管具有400毫伏的阈值电压，则对于0.7V的低电压域电源电压，过驱动仅为300毫伏。因此鉴于这种弱的过驱动，NMOS存取晶体管必须相对较大，从而它们可以翻转基于锁存器的电平移位器中的锁存器的状态。因此，传统的基于锁存器的电平移位器具有较差的密度，特别是在从现代低压电源电压到传统I/O电源电压的电平移位所需的增加的电压转换范围内更是如此。此外，由于在NMOS存取晶体管克服反相器的接通的PMOS晶体管时从电源节点到接地的消弧电路放电，传统的基于锁存器的电平移位器遭受了功耗问题。
因此，本领域需要具有改进的密度和更低功耗的改善的基于锁存器的电平移位器。
发明内容
提供了一种基于锁存器的电平移位器，其包括具有一对交叉耦合反相器的锁存器核心。交叉耦合反相器包括通过开关耦合到接地的虚拟接地节点。脉冲发生器通过将开关断开一转换时段来对电平移位器的输入信号中的上升沿和下降沿进行响应。因此，在输入信号中的每个上升沿和下降沿之后，在转换时段期间，交叉耦合反相器与接地隔离。与传统的基于锁存器的电平移位器相比，这种隔离是非常有利的，因为在每个交叉耦合反相器中的PMOS晶体管和对应的NMOS存取晶体管之间的竞争显著被降低。
当一个NMOS存取晶体管必须对相应的交叉耦合反相器的输出节点放电，而对应的交叉耦合反相器中的PMOS晶体管仍然导通并对输出节点充电时，就会发生这种常规的竞争。由于在PMOS晶体管正在充电时，NMOS存取晶体管正在放电，所以在常规的基于锁存器的电平移位器中产生的消弧电流浪费功率。此外，在NMOS存取晶体管和对应的交叉耦合PMOS晶体管之间的传统竞争降低了切换速度。为了使传统的基于锁存器的电平移位器能够在可接受的时间段内赢得竞争，这需要NMOS存取晶体管与交叉耦合反相器中对应的PMOS晶体管相比相对较大，这降低了密度。
相反，本文公开的有利的基于锁存器的电平移位器可以使用较小的存取晶体管，这是由于上述NMOS/PMOS竞争大幅地减少了。此外，与传统的基于锁存器的电平移位器相比，所公开的基于锁存器的电平移位器是低功率的，因为消弧电流也显著减小。此外，也提高了操作速度。关于示例性实施例的以下详细描述，可以更好地理解这些和额外的有利特征。
附图说明
图1是根据本公开的实施例的基于锁存器的电平移位器的框图。
图2是图1的基于锁存器的电平移位器的示意图。
图3是根据本公开的实施例的用于基于锁存器的电平移位器的示例性方法的流程图。
通过参考下面的详细描述，可以更好地理解本公开的实施例及其优点。应当理解，类似的附图标记用于标识在一个或多个图中示出的类似元件。
具体实施方式
提供了一种基于锁存器的电平移位器，其将来自低电压域的输入信号电平移位成高电压域中的输出信号。为了避免NMOS存取晶体管和交叉耦合反相器的PMOS晶体管之间的如上讨论的NMOS-PMOS竞争，电平移位器的接地节点通过开关耦合到接地。边沿触发的脉冲发生器响应于输入信号中的上升沿和下降沿脉冲切断开关。由于两个边沿都触发脉冲发生器，所以输入信号是从接地转换到低电压域电源电压还是从低电压域电源电压转换到接地并不重要：在任一情况下，边沿触发的脉冲发生器都脉冲切断开关。这是非常有利的，因为减轻了前面讨论过的NMOS-PMOS竞争。关于以下示例实施例，可以更好地理解这些有利的特征。
图1示出了示例性的基于锁存器的电平移位器100。锁存器核心105包括一对交叉耦合反相器(下面将关于图2进一步讨论)，其PMOS晶体管由承载高电压域电源电压的电源节点供电。锁存器核心105中的交叉耦合反相器内的NMOS晶体管的源极形成通过开关115耦合到地的接地节点120。边沿触发脉冲发生器110响应于低电压域输入信号中的上升沿和下降沿而使开关115脉冲断开。例如，假设输入信号从地切换到低电压域电源电压(VDDL)。响应于该转换，锁存器核心105将随后将输出信号从地驱动到高电源电压(VDDH)。在输出信号电压接地时，锁存器核心105中的交叉耦合反相器内的PMOS晶体管是导通的，随后该PMOS晶体管必须被切断，使得输出信号电压可以摆动到VDDH。在常规的基于锁存器的电平移位器中，锁存器状态的这种翻转将涉及实质上消弧电流的传导和延迟。但是在电平移位器100中，响应于输入信号中的上升沿，开关115被边沿触发脉冲发生器110暂时断开(脉冲切断)。由于锁存器与地隔离，所以锁存器状态更容易改变。响应于输入信号中的下降沿也发生与地的相同隔离。结果，与传统的基于锁存器的电平移位器操作相比，基于锁存器的电平移位器100具有改进的切换速度和降低的功耗。关于基于锁存器的电平移位器100的以下示例性实例，可以更好地理解这些有利的特征。
图2中示出了基于锁存器的电平移位器100的电路图。锁存器核心105包括与反相器230交叉耦合的反相器225。反相器225包括PMOS晶体管P1，其源极关联到提供高电源电压VDDH的高电源域电源节点。反相器225还包括NMOS晶体管M3，其源极关联到锁存器核心105的接地节点120，并且其漏极耦合到PMOS晶体管P1的漏极。类似地，反相器230包括PMOS晶体管P2，其源极关联到高电压域电源节点。反相器230还包括NMOS晶体管M4，其源极关联到锁存器核心105的接地节点120，并且其漏极耦合到PMOS晶体管P2的漏极。晶体管P1和M3的栅极耦合到晶体管P2和M4的漏极。类似地，晶体管P2和M4的栅极耦合到晶体管P1和M3的漏极。
低电压域输入信号被由低电压域电源电压VDDL供电的第一反相器235反转，以形成驱动第一NMOS存取晶体管M1的栅极的第一反相器输出信号245，所述第一NMOS存取晶体管M1的漏极关联到交叉耦合反相器225中的晶体管P1和M3的漏极，并且其源极关联到地。第一反相器235还驱动由低电压域电源电压VDDL供电的第二反相器205。来自反相器205的第二反相器输出信号250驱动第二NMOS存取晶体管M2的栅极，所述第二NMOS存取晶体管M2的源极关联到地，并且其漏极关联到交叉耦合反相器230中的晶体管P2和M4的漏极。晶体管P2和M4的漏极还耦合到输出反相器210的输入，输出反相器210输出用于电平移位器100的电平移位输出信号。输出反相器210由高电压域电源电压VDDH供电。在核心锁存器105中，晶体管P1、P2、M1、M2、M3和M4都暴露于高电压域电源电压VDDH。因此，这些晶体管以及输出反相器210中的晶体管(未示出)应当都包括厚氧化物晶体管，其具有对电源电压VDDH足够健壮的栅极氧化物厚度。相比之下，基于锁存器的电平移位器100中的剩余晶体管都可以包括薄氧化物晶体管，其具有对电源电压VDDH不健壮的减少的栅极氧化物厚度。如前所述，存取晶体管M1和M2因此对于VDDL而言具有相对较小量的过驱动。虽然这是相对较小的过驱动，但与传统架构情况的晶体管P1和P2相比，存取晶体管M1和M2的尺寸不需要增加，这将在本文进一步说明。
给定核心锁存器105中的这种结构，考虑输入信号为低(地)的情况。由于输入信号为低，所以来自第一反相器235的第一反相器输出信号245为高(VDDL)，从而第一存取晶体管M1导通以将晶体管P1和M3的漏极(交叉耦合反相器225的输出节点)拉到地。反过来，晶体管P1和M3的漏极的这种低状态使交叉耦合反相器230中的晶体管P2导通。当输入信号为低时，第二存取晶体管M2断开，因为来自第二反相器205的第二反相器输出信号250在此时也较低。输出信号因此为低，因为输出反相器210反转从交叉耦合反相器230输出的VDDH电压。当输入信号随后具有上升沿(转换到VDDL)时，第二存取晶体管M2接通以将交叉耦合反相器230的输出(晶体管P2和M4的漏极)拉低。但是在输入信号的上升沿开始时，晶体管P2导通。因此，在第二存取晶体管M2和交叉耦合反相器的晶体管P2之间可能存在短暂的“拔河”，直到交叉耦合反相器的晶体管P2最终可以被关断为止，从而输出信号可以变高到VDDH。在传统的基于锁存器的电平移位器中，在这种PMOS与NMOS晶体管竞争期间，第二存取晶体管M2和对应的交叉耦合反相器的晶体管P2都传导浪费电力的不需要的消弧电流。此外，PMOS与NMOS晶体管的竞争需要花时间才能完成，这降低了操作速度。
为了大幅减少浪费的消弧电流和相关的延迟问题，响应于输入信号中的上升沿，脉冲发生器110脉冲关断开关115(在这个实施例中，开关115被实现为NMOS开关晶体管M5)。例如，脉冲发生器110可以包括由VDDL电源电压供电的XNOR门220。XNOR门220对第一反相器输出信号245和延迟反转信号240进行XNOR，延迟反转信号240通过反相器215的延迟链延迟和反相第二反相器输出信号250而形成。在输入信号的上升沿之前，第二反相器输出信号250也是低的，从而将延迟反转信号240充电到VDDL。在输入信号的上升沿之后，随着第二反相器输出信号250的上升沿被延迟并通过反相器215被反转，延迟反转信号240将最终变低。然而，由于通过反相器215的延迟，第二反相器输出信号250的延迟反转版本240紧接输入信号的上升沿之后仍然为低。因此，XNOR门220将在输入信号的上升沿之后的简短的转换时段期间处理接地信号(第一反相器输出信号245)和二进制高信号(延迟反相信号240)。来自XNOR门220的输出信号将响应于输入信号的上升沿瞬间脉冲为低。反过来，来自XNOR门220的这个低脉冲将断开耦合在地和核心锁存器105的虚拟接地节点120之间的NMOS开关晶体管M5。NMOS开关晶体管M5随后将关断通过反相器205和反相器215的延迟所确定出的转换时段。在转换时段结束时，第二反相器输出信号250的高状态将被驱动通过反相器215，因此延迟反转信号240将变低，因为存在奇数个反相器215。此时，XNOR门220接收两个低信号，因此它将驱动其输出信号为高。结果，在转换时段结束时，开关晶体管M5重新接通，以使交叉耦合反相器225和230重新耦合到接地。
响应于输入信号的下降沿，发生类似的将开关晶体管M5脉冲切断所述转换时段。在下降沿之前，第一反相器输出信号245和延迟反转信号240均为低(接地)。因此，XNOR门220在输入信号的下降沿之前驱动开关晶体管M5接通。在输入信号的下降沿之后第一反相器输出信号245立即将变高为VDDL，而延迟反转信号240保持接地。然后，XNOR门220将开关晶体管M5脉冲关断由通过反相器205和反相器215的延迟所确定的转换时段的持续时间。在转换时段完成之后，延迟反转信号240将变高至VDDL，从而XNOR门220将再次驱动开关晶体管M5接通。
响应于输入信号的下降沿，晶体管P1和M4必须关断。相反，晶体管P2和M3必须接通。为了使晶体管P2接通，存取晶体管M1必须将晶体管P1的漏极从VDDH放电到足够低的电压，以便接通晶体管P2并关断晶体管M4。晶体管P2变得比晶体管M4更强(导通更多电流)从而晶体管P2接通而晶体管M4关断时，晶体管P1的漏极电压是反相器230的跳变点。这种跳变点在任何基于锁存器电平移位器中都是常见的。但应注意，与晶体管P2相比，脉冲关断的开关晶体管M5将使晶体管M4弱化，因为在开关晶体管M5不导通的转换时段期间，晶体管M4可以不再对从晶体管P2的漏极到地的电流进行放电。结果，反相器230的跳变点发生在比传统的基于锁存器的电平移位器的情况下更高的电压。因此，与常规架构相比，核心锁存器205的状态因此以增加的速度翻转并且具有实质上更小的消弧电流的放电。当开关晶体管M5响应于输入信号中的上升沿被脉冲关断时，发生反相器225的跳变点电压的类似增加。因此，存取晶体管M2能够更快速地对晶体管P2的漏极进行放电，以便接通晶体管P1，并使晶体管M3关断，因为晶体管M3被开关晶体管M5的关断而减弱。
在一个实施例中，边沿触发的延迟电路110和开关晶体管M5可以被认为包括一个装置，所述装置用于响应于低电压域输入信号从地到低电源电压(VDDL)的转换，以及响应低电压域输入信号从低电源电压到地的转换，将该对交叉耦合反相器(225和230)与地隔离一个转换时段，并用于在每个转换时段结束时将该对交叉耦合反相器重新耦合到地。
除了降低功消耗，增加开关速度以外，其密度也增加了，这在于第一和第二存取晶体管M1和M2的尺寸不需要与交叉耦合反相器晶体管P1和P2相比相对较大。相比之下，传统的基于锁存器的电平移位器需要相对较大的存取晶体管，使得可以翻转锁存器的状态而不会引起过度的延迟。现在将讨论电平移位器100的操作方法。
在图3中示出了示例性的操作方法的流程图。该方法包括由基于锁存器的电平移位器执行的动作300。动作300包括对低电压域输入信号的从地转换到低电源电压的上升沿进行电平移位，以将高电压域输出信号从地转换到大于低电源电压的高电源电压。响应于输入信号从地转换到VDDL，电平移位器100将输出信号从地电平移位到VDDH是动作300的例子。此外，该方法包括动作305，其响应低电压域输入信号的上升沿，并且包括将基于锁存器的电平移位器中的一对交叉耦合反相器与地隔离一个转换时段。响应于输入信号中的上升沿关断开关晶体管M5是动作305的示例。最后，该方法包括动作310，其在转换时段结束时执行，并且包括将一对交叉耦合反相器重新耦合到地。在输入信号的上升沿后的转换时段结束之后，接通开关晶体管M5是动作310的例子。
如本领域技术人员目前理解的并且取决于手边的特定应用，可以对本公开的设备的材料、装置、配置和使用方法方面进行许多修改、替换和变型，而不背离本发明的精神和范围。鉴于此，本公开的范围不应限于本文所示和所描述的特定实施例的范围，因为它们仅仅是一些示例，相反，本公开的范围应该完全与随附权利要求及其功能等同物的范围完全相符。
Claims (16)
1.一种电平移位器电路，包括：
锁存器，其包括具有虚拟接地节点的一对交叉耦合反相器，所述锁存器被配置为将来自低电压域的低电压域输入信号电平移位成针对高电压域的高电压域输出信号，其中所述一对交叉耦合反相器被配置为由针对所述高电压域的高电源电压供电；
开关，其耦合在所述虚拟接地节点和地之间；
边沿触发脉冲发生器，其被配置为响应于所述低电压域输入信号中的上升沿以及响应于所述低电压域输入信号中的下降沿，将所述开关脉冲关断一转换时段；
第一NMOS存取晶体管，其耦合到所述交叉耦合反相器中的第一交叉耦合反相器的输出节点；以及
由低电源电压域供电的第一反相器，所述第一反相器被配置为将所述低电压域输入信号反转为第一反相器输出信号，并且其中所述第一NMOS存取晶体管的栅极被配置为由所述第一反相器输出信号驱动，并且其中所述高电源电压大于所述低电源电压。
2.根据权利要求1所述的电路，还包括：
第二NMOS存取晶体管，其耦合到所述交叉耦合反相器中的剩余的第二交叉耦合反相器的输出节点。
3.根据权利要求2所述的电路，还包括：
由针对所述低电压域的所述低电源电压供电的第二反相器，所述第二反相器被配置为将所述第一反相器输出信号反转为第二反相器输出信号，并且其中所述第二NMOS存取晶体管的栅极被配置为由所述第二反相器输出信号驱动。
4.根据权利要求3所述的电路，还包括第三反相器，其具有耦合到所述交叉耦合反相器中的所述第二交叉耦合反相器的所述输出节点的输入节点，并且其中所述第三反相器被配置为反转所述第二交叉耦合反相器的所述输出节点的电压，以产生所述高电压域输出信号。
5.根据权利要求1所述的电路，其中所述边沿触发脉冲发生器包括逻辑门和反相器延迟链。
6.根据权利要求5所述的电路，其中所述逻辑门包括XNOR门。
7.根据权利要求6所述的电路，其中，所述反相器延迟链包括被配置为向所述XNOR门的输入提供延迟的反转信号的奇数个反相器。
8.根据权利要求6所述的电路，其中所述开关包括NMOS开关晶体管，其具有耦合到地的源极和耦合到所述交叉耦合反相器的所述虚拟接地节点的漏极，并且其中所述XNOR门被配置为驱动所述NMOS开关晶体管的栅极。
9.根据权利要求1所述的电路，其中所述交叉耦合反相器中的第一交叉耦合反相器包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到高电压域电源节点的源极和耦合到第一NMOS晶体管的漏极，所述第一NMOS晶体管具有耦合到所述虚拟接地节点的源极。
10.根据权利要求9所述的电路，其中所述交叉耦合反相器中的剩余的第二交叉耦合反相器包括第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述高电压域电源节点的源极和耦合到第二NMOS晶体管的漏极，所述第二NMOS晶体管具有耦合到所述虚拟接地节点的源极。
11.一种电平移位方法，包括：
对基于锁存器的电平移位器供电，所述基于锁存器的电平移位器包括第一交叉耦合反相器，所述第一交叉耦合反相器与具有来自高电压域的高电源电压的第二交叉耦合反相器交叉耦合；
在由针对低电压域的低电源电压供电的第一反相器中，将低电压域输入信号反转为反转信号，其中所述高电源电压大于所述低电源电压；
利用所述反转信号驱动第一NMOS存取晶体管的栅极，其中所述第一NMOS存取晶体管的漏极耦合到所述第一交叉耦合反相器的输入，并且所述第一NMOS存取晶体管的漏极耦合到地；
在所述基于锁存器的电平移位器中，对所述低电压域输入信号的、从地转换到所述低电源电压的上升沿进行电平移位，以将高电压域输出信号从地转换到所述高电源电压；
响应于所述低电压域输入信号的所述上升沿，将所述第一交叉耦合反相器和所述第二交叉耦合反相器与地隔离第一转换时段；以及
在所述第一转换时段结束时，将所述一对交叉耦合反相器重新耦合到地。
12.根据权利要求11所述的方法，还包括：
在所述基于锁存器的电平移位器中，对所述低电压域输入信号的、从所述低电源电压转换到地的下降沿进行电平移位，以将所述高电压域输出信号从所述高电源电压转换到地；
响应于所述低电压域输入信号的所述下降沿，将所述一对交叉耦合反相器与地隔离第二转换时段；以及
在所述第二转换时段结束时，将所述一对交叉耦合反相器重新耦合到地。
13.根据权利要求12所述的方法，其中所述第一转换时段的持续时间等于所述第二转换时段的持续时间。
14.根据权利要求11所述的方法，其中隔离所述一对交叉耦合反相器包括关断耦合在所述一对交叉耦合反相器和地之间的开关晶体管。
15.根据权利要求14所述的方法，其中关断所述开关晶体管包括关断NMOS开关晶体管。
16.一种电平移位器电路，包括：
锁存器，其包括一对交叉耦合反相器，所述锁存器被配置为将低电压域输入信号电平移位成高电压域输出信号；
用于响应于所述低电压域输入信号从地到低电源电压的转换，以及响应于所述低电压域输入信号从所述低电源电压到地的转换，将所述一对交叉耦合反相器与地隔离一转换时段，并在每个转换时段结束时将所述一对交叉耦合反相器重新耦合到地的装置，其中所述交叉耦合反相器的第一交叉耦合反相器包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到高电压域电源节点的源极，所述高电压域电源节点被配置为提供大于所述低电源电压的高电源电压，所述第一PMOS晶体管具有耦合到第一NMOS晶体管的漏极，所述第一NMOS晶体管具有耦合到用于隔离的所述装置的源极，并且其中所述交叉耦合反相器的剩余的第二交叉耦合反相器包括第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述高电压域电源节点的源极和耦合到第二NMOS晶体管的漏极，所述第二NMOS晶体管具有耦合到用于隔离的所述装置的源极；
第一NMOS存取晶体管，其耦合到所述交叉耦合反相器中的第一交叉耦合反相器的输出节点，以及
第二NMOS存取晶体管，其耦合到所述交叉耦合反相器中的剩余的一个交叉耦合反相器的输出节点。
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