TW201037975A - High speed conditional back bias virtual ground restoration circuit - Google Patents

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201037975 六、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路元件’其具有可有低功率位準之 邏輯電路’且更特定言之係關於一種接地回復電路 (GRC)，該接地回復電路大體上減少當判定一邏輯「〇」信 號且其並非大體上處於該等邏輯電路之真實接地時導致之 該等邏輯電路中之潛洩滲漏電流路徑，且用於提供大體上 真貫接地之一邏輯「〇」。 本申請案主張 Neil Deutsche!·、Jinhui Chen 及 Marquis Jones於2008年12月12日申請之標題為「出幼Sped Conditional Back Bias Virtual Ground Restoration Circuitj 之共同擁有美國臨時專利申請案第61/121,977號之優先 權，且該案在此以引用的方式併入本文作為所有用途。 【先前技術】 積體电路70件可藉由提高Vss電力執電壓使其高於該 積體電路基板之主體(例如井、槽或基板)電壓而電性改變 其之NMOS電晶體臨限電壓（有日夺稱為—「虛擬接地」卜 此技術普遍用於減小由次臨限滲漏引起之該積體電路元件 之功率消耗。通常，該積體電路元件將具有兩個或兩個以 上獨立電壓域謂務各自邏輯電路，該等邏輯電路之間且 有信號路徑；此等電壓域之—些電壓域可在該虛擬接地摔 作，且其他電壓域可在真實接地操作。 田處於邏輯〇」之—信號源之一虛擬接地比真 地Vss更高(例如更為正)時，一積體電路元件中存在—問 145I73.doc 201037975 題，其中當至一邏輯閘之一邏輯「〇」信號不具有回復至 真實接地之該閘之接地位準時，該邏輯閑可能潛汽電流及/ 或發生邏輯狀態訛誤^ 【發明内容】 、「因此，需要一種裝置，該裝置將大體上防止當一邏輯 〇」仏號經偏壓在高於一積體電路元件之邏輯電路之真 實接地vss之一電壓位準時在此等邏輯電路中發生潛洩滲 漏私抓且回復該邏輯「〇」位準至該大體上真實接地位 準。 本文揭示種尚速條件性反偏遂虛擬接地位準移位器。 備用（例如休眠）控制信號及先前狀態條件性地控制潛洩滲 漏路徑。該高速條件性反偏壓虛擬接地位準移位器對於關 鍵路控或高速通信信號係有利。 根據本發明之-特定實例實施例，—種具有條件性反偏 壓虛擬接地回復電路之積體電路元件（該等條件性反偏壓 ❹ 1擬接地回復電路係用於當於該積體電路元件中施加處於 該虛擬接地位準之邏輯「〇」信號時防止潛浅滲漏電流且 移變一虛擬接地位準邏輯「0」至一真實接地位準邏輯 」）元件包括.在一虛擬接地操作之至少一獨立電壓域 及在-真實接地操作之至少一其他獨立電壓域，其中該虛 擬接地係處於比該真實接地更為正之一電麼；複數個條件 性反偏麗虛擬接地回復電路，該複數個條件性反偏壓虛擬 接地回復電路之各者係麵合在於該虛擬接地電壓域中操作 之複數個第-邏輯電路之一者與於該真實接地電盧域中操 145173.doc 201037975 作之複數個第二邏輯電路之一者之間，其中分別在該等虛 擬及真實接地電麼域令操作之該複數個第一及第二邏輯電 路係製造在-積體電路晶粒上’且其中該複數個接地回復 電路之各者包括：-位準移位器電路，其具有一邏輯輸入 及-邏輯輸出，其中該邏輯輸出跟隨在該邏輯輸入處之邏 輯位準；及-開關電晶體，其具有—備用輸入，該開關電 晶體餘合在該位準移位器電路與該真實接地之間，盆令 當該邏輯輸人處於邏輯、且該備用輸人處於邏輯「^」 時，該開關電晶體為非導通且防业通過該位準移位器電路 之潛洩滲漏電流。 根據本發明之另一特宕眘办，丨杳& ,, 特疋貫例實施例，一種具有條件性反 偏壓虛擬接地回復電路之積體電路元件（該等條件性反偏 壓虛擬接地回復電路係用於當於該積體電路元件中施加處 於遠虛擬接地位準之i羅短「Λ .j. ^ 邏輯“號時防止潛洩滲漏電流 且移變：虛擬接地位準邏輯「〇」至—真實接地位準邏輯 〇」）兀件包括.在一虛擬接地操作之至少一獨立電壓域 在真實接地#作之至少—其他獨立電壓域，其中該虛 擬接地係處於比該真實接地更為正之一電壓；複數個條件 性反偏壓虛擬接地回復電路，該複數個條件性反偏麼虛擬 接地回復電路之各者係耗合在於該虛擬接地電廢域中操作 :複數個第:邏輯電路之—者與在該真實接地電壓域中操 作之複數個第二邏輯電路— ' 及：貫接地電壓域中操作之該複數個第—及第二邏輯電路 係製造在一積體電路晶粒上，且其中該複數個接地回復電 145173.doc 201037975 路之各者包括.一第一P通道金氧半導體（pM〇s)電晶體 (202)，其具有一閘極、源極、沒極及主體；一第二 電的體（204) ’其具有-問拖、源極、沒極及主體；—第一 N通道金氧半導體（NM0S)電晶體（2〇8)，其具有一閘極、 源極、汲極及主體；一第：NM〇s電晶體（2〇6)，其具有一 閘極、源極、汲極及主體；一第2NM〇s電晶體（212)，其 具有一閘極、源極、汲槌及主體；一第四NM〇s電晶體 〇 (210)，其具有—閘極、源極、汲極及主體，·一第一反相器 (222)，其具有—輸入及〜輸出，其中該第-反相器（222) 係搞合至該電源電Μ及該虛擬接地；一第一nand閘 (216)’其具有第-與一第二輸入及一輸出；一第二财卵 閘(214) ’其具有第一與〜第二輸入及一輸出；該第一 PMOS電晶體（202)及該第二pM〇s電晶體（2()4)之該等源極 及主體係耗合至該電源電壓；該第一pM〇s電晶體（2〇2)及 該第一NMOS電晶體（208)之該等沒極、該第：pM〇s電晶 〇體（2〇4)之該閘極及該第1AND閘（2 i 6)之該第一輸入係耦 合在一起；該第二PMOS電晶體（2〇4)及該第：NM〇s電晶 體（2〇6)之該等沒極、該第—pM〇s電晶體（搬)之該閘極及 該第二NAND閘（214)之該第一輸入係耦合在一起；該第一 NMOS電晶體（208)之該閘極及該第—反相器（222)之該輸入 係耦合至來自在該虛擬接地電壓域中操作之一邏輯電路之 一邏輯信號；該第一反相器（222)之該輸出係耦合至該第二 NMOS笔晶體（206)之該閘極，該第~ NMOS電晶體（208)之 該源極係耦合至該第四NMOS電晶體（212)之該汲極，且該 145173.doc 201037975 第一 NMOS電晶體（208)之該主體係耦合至真實接地；該第 二NMOS電晶體（206)之該源極係耦合至該第三NMOS電晶 體（2 10)之該汲極，且該第二NMOS電晶體（206)之該主體係 耦合至真實接地；該第三NMOS電晶體（210)及該第四 NMOS電晶體（2 1 2)之該等源極及主體係耦合至該真實接 地；且該等第一及第二NAND閘（216、214)之該等第二輸 入係耦合至一備用信號，其中當來自該邏輯電路之邏輯信 號處於邏輯「〇」且該備用信號處於邏輯「1」時，該第一 NAND閘（216)之輸出處於邏輯「0」，藉此該第四NMOS電 晶體（2 12)為非導通且藉此防止通過該處之潛洩滲漏電流。 根據本發明之又另一特定實例實施例，一種條件性反偏 壓虛擬接地回復電路（其係用於當存在處於一虛擬接地位 準之一邏輯「0」信號時防止潛洩滲漏電流且移變一虛擬 接地位準邏輯「〇」至一真實接地位準邏輯「0」）包括： 一第一 P通道金氧半導體（PMOS)電晶體（202)，其具有一閘 極、源極、汲極及主體；一第二PMOS電晶體（204)，其具 有一閘極、源極、汲極及主體；一第一 N通道金氧半導體 (NMOS)電晶體（208)，其具有一閘極、源極、汲極及主 體；一第二NMOS電晶體（206)，其具有一閘極、源極、汲 極及主體；一第三NMOS電晶體（2 1 2)，其具有一閘極、源 極、汲極及主體；一第四NMOS電晶體（210)，其具有一閘 極、源極、汲極及主體；一第一反相器（222)，其具有一輸 入及一輸出，其中該第一反相器（222)係耦合至該電源電壓 及該虛擬接地；一第一NAND閘（216)，其具有第一與一第 145173.doc 201037975 二輸入及一輸出；一第二NAND閘（214)，其具有第一與一 第二輸入及一輸出；該第一 PMOS電晶體（202)及該第二 PMOS電晶體（204)之該等源極及主體係耦合至該電源電 壓；該第一 PMOS電晶體（202)及該第一 NMOS電晶體（208) 之該等汲極、該第二PMOS電晶體（204)之該閘極及該第一 NAND閘P16)之該第一輸入係耦合在一起；該第二PMOS 電晶體（2〇4)及該第二NMOS電晶體（206)之該等汲極、該第 一 PMOS電晶體（2〇2)之該閘極及該第二NAND閘（214)之該 第一輸入係耦合在一起；該第一 NMOS電晶體（208)之該閘 極及該第一反相器（222)之該輸入係耦合至在該虛擬接地電 壓域中操作之一邏輯信號；該第一反相器（222)之該輸出係 耦合至該第二NMOS電晶體（206)之該閘極；該第一NMOS 電晶體（208)之該源極係耦合至該第四NMOS電晶體（2 12)之 該汲極；該第二NMOS電晶體（206)之該源極係耦合至該第 三NMOS電晶體（210)之該汲極；該等第一及第二NMOS電 晶體（208，206)之該主體係耦合至該真實接地；該第三 NMOS電晶體（210)及該第四NMOS電晶體（2 12)之該等源極 及主體係耦合至該真實接地；且該等第一及第二NAND閘 (216、214)之該等第二輸入係耦合至一備用信號，其中當 該邏輯信號處於邏輯「0」且該備用信號處於邏輯「1」 時，該第一NAND閘（216)之該輸出處於邏輯「0」，藉此該 第四NMOS電晶體（212)為非導通且藉此防止通過該處之潛 洩滲漏電流。 【實施方式】 145173.doc 201037975 藉由結合隨附圄^ . 明之一 思咐圖式參考下列描述，可 更完整瞭解。 役得對本發 雖,…本發明易受各種修改及替代形式影響 之諸特定實例實施例p掘_ + 響，但疋本發明 見她例已顯示在該等圖式中 詳細描述。然而’應瞭解，本文之諸文中予以 述不，f發明限於本文所揭示之該等特定形式施=: 反，本發明將涵蓋如附加申請專利範圍定義之有: 等效物。 疋義之所有修改及 現在參考β亥圖式，其示地 料Μ ^ ^ ^ 即。“等圖式中之相似元件將由相似數字表示，且類似元 件將由具有一不同小寫字母下標之相似數字表示。 參考圖1’其說明根據本發明之教^之―積體電路元件 之-不思方塊圖’該積體電路元件包括耦合在具有獨立電 壓域之兩個邏輯電路模組之間的—條件性位準移位器電路 (全部製造在該積體電路元件上)。一積體電路元件㈣括 第一邏輯電路110、一條件性位準移位器電路200及第二邏 輯電路104。該等第一邏輯電路11〇係在一第一電壓域中， 且該等第二邏輯電路104係在一第二電壓域中。該等第一 及第二電壓域可不具有大體上相同之共同或接地電壓電 位，例如該第一電壓域處於一虛擬接地電位而該第二電壓 域處於一真實接地電位。該等虛擬及真實接地電位可為充 分不同’其中若一邏輯「〇」信號直接耦合在該等第一及 第二邏輯電路11〇及104之間，則在該等第一及第二邏輯電 路110及104之一者或兩者中將發生潛洩電流。 145173.doc -10· 201037975 根據本發明之教示，當輸入106上之一信號處於經偏壓 高於該等第二邏輯電路104之該真實接地Vss之一邏輯 「〇」位準時’該條件性位準移位器電路2〇〇將移變該邏輯 . 「0」信號至一無偏壓邏輯「〇」位準或真實接地Vss，且 . 有效地阻斷由該經移變之邏輯「0」輸入信號導致之潛洩 滲漏路徑電流。可在該積體電路元件102中實施複數個條 件性位準移位器電路200，一條件性位準移位器電路用於 ❹ 在該真實接地Vss操作之複數個第二邏輯電路1〇4之各者， 如顯示在圖1至圖3中。當該積體電路元件1〇2之邏輯電路 將自一正常或操作模式進入一備用或休眠模式時，可使用 一信號輸入112予以指示。 - 參考圖2，其說明根據本發明之_特定實例實施例之一 條件性位準移位器電路之一示意圖， 電路在處於邏輯「〇」之一信號經偏 路70件之一真實接地之一電壓 該條件性位準移位器

I45I73.doc -II - 201037975 當來自該信號源之信號處於一邏輯低（「ο」）時，耦合至該 L號輸入106之該信號源之該虛擬接地可能比vss更高（例 如更為正）。

Vss丨。w表不真實接地（例如〇伏特）。vss high表示永遠比該 真實接地vss丨⑽更高（更為正）之虛擬接地。虛擬接地Vss 可具有自約0伏特至幾百毫伏特（mV)之範圍。當該信號輸 入106為邏輯南（「1」）時，在該輸入106處之電壓係於大 體上該電力供應電壓VDD。然而，取決於選擇之操作模式 (例如分別為一邏輯低（「〇」）或一邏輯高（「1」）之正常模 式或由輸入112上之該備用信號控制之備用模式），當該信 號輸入106為一邏輯低（「〇」）時，在該輸入1〇6處之電壓可 為自約〇伏特至該虛擬接地電壓Vss high。 電晶體206及208為以一差分輸入組態配置之N通道金氧 半導體（NMOS)電晶體。反相器222提供差分信號至該等 NMOS電晶體206及2〇8之輸人。該反相器222係輕合至、 且耦合至處於大約該虛擬接地之一電壓。電晶體2〇2及 為P通道金氧半導體（PM〇s)電晶體。與]^通道金氧半導體 (NMOS)電晶體206及2〇8組合之pM〇s電晶體2〇2及綱產生 -交又耦合鎖存器，該交叉耦合鎖存器保持在輸出節點 l〇8a&1〇8b上之該等信號位準穩定。反相器218及分別 提供與該等輸出節點10扑及l〇8a之負載隔離。電晶體2〇2 至212之各源極S、各汲極D、各閉極〇及各主體（例如井、 槽或基板）B之連接係如圖2中所示。 在正常操作模式下，虛擬接地Vsshigh係處於大體上與該 145173.doc -12- 201037975 真實接地vsslQW相同之電壓，兩者處於真實接地（例如〇伏 特）。輸入112上之備用信號處於邏輯「〇」（真實接地），且 引起該等NAND間214及216輸出一邏輯「【」而導通腕⑽ 電晶體21G及212。在此正常操作模式下，該條件性位準移 . & 11電路删大體·11不改‘變地傳遞該等輸人邏輯位準至該 輸出。 在具有一反偏壓輸入之備用或休眠模式下，當該輸入 Q 1G6處於邏輯G」時’虛擬接地Vss high可處於比該真實接 地Vss 1()W高（更為正）（例如）達幾百爪¥之一電壓（例如〇.3伏 特）。當輸入106處於約〇.3伏特時，在該NM〇s電晶體2〇8 及該Ρ Μ Ο S電晶體2 0 2之汲極連接處之節點將處於一邏輯高 1」（例如大體上為vDD)。然而，該輸入〗〇6上之邏輯低 信號將不能完全關閉該NMOS電晶體208且將在一習知位準 移位器電路中進一步引入至接地之一潛洩滲漏路徑。 根據本發明之此教示，在該NM0S電晶體2〇8與該真實接 〇 &Vss ^之間加ANMOS電晶體212以便條件性地控制（關 閉）通過NMOS電晶體208至該真實接地Vss ^之任一潛洩 滲漏電流路徑。此條件性操作係由NANd閘2丨6控制如下： 當在该NMOS電晶體208及該PMOS電晶體2〇2之該等汲極 ^ 連接處之該節點處於一邏輯高「lj (大體上為VDD)且在輸 入112上之該備用信號處於邏輯高「1」（大體上為Vdd) 時，NAND閘216之輸出將處於邏輯低「〇」，而有效地關閉 NMOS电晶體212且藉此自動地防止通過該處之任一潛浪參 漏電流路徑》當邏輯「1」在該輸入1〇6上時，NM〇s電晶 145173.doc 201037975 體210及NAND閘214以類似之方式操作，因為顯示在圖2中 之該條件性位準移位器電路200係大體上對稱。因此，根 據本發明之教示，藉由引入如在圖2中所示而連接之NMOS 電晶體210及212及NAND閘214及216，有效地消除一潛洩 滲漏電流路徑。 在備用模式下，該接地回復電路（GRC)將移變虛擬接地 位準邏輯「0」至真實地接位準邏輯「0」。 在本發明所涵蓋之範圍内，其他邏輯組態可用於控制用 於防止潛洩滲漏電流之該等NMOS電晶體210及212。具有 〇 數位邏輯電路技術之一般技術且從本發明獲益之人士可容 易地設計此等其他邏輯組態。 參考圖3，其說明顯示在圖2中之該條件性位準移位器電 路之一部分之一示意圖。該反相器222可包括耦合至該輸 入106及該NMOS電晶體208之該閘極之連接圖騰柱之 PMOS電晶體226及NMOS電晶體224。該等反相器218及 220可各自包括耦合至各別PMOS及NMOS電晶體之汲極且 υ 具有一輸出108之連接圖騰柱之PMOS電晶體230及NMOS 電晶體228。電晶體224、226、228及230之各源極S、各汲 極D、各閘極G及各主體（例如井、槽或基板）B之連接係如 在圖3中所示。 雖然已說明、描述本發明之諸實施例且藉由參考本發明 之諸實例實施例予以定義，但是此等參考並非暗指對本發 明之一限制且不可推斷此種限制。如將呈現於熟習該相關 技術領域且從本發明獲益之一般技術者，所揭示之標的可 145173.doc -14* 201037975 為在形式與功能上之重要的修改、 之该等說明及描述實施例僅為實例 範圍。 i更及等效物。本發明 ’且非詳盡之本發明之 【圖式簡單說明】

圖1為根據本發明之教示之-積體電路元件之—示意方 塊圖’該積體電路元件包括耦合在具有獨立電壓域之兩個 邏輯電路模組之間的-條件性位準移位器電路（全部製造 在該積體電路元件上）； 圖2為根據本發明之一特定實例實施例 移位器電路之一示意圖，該條件性位準移 一邏輯「0」之一信號經偏壓處於高於一 一真實接地之一電壓位準時防止潛洩電流 之一條件性位準 位器電路在處於 積體電路元件之 ;及 圖3為顯示在圖2中之該條件性位準移 之一示意圖。 位器電路之一部分

【主要元件符號說明】 102 積體電路元件 104 第二邏輯電路 106 輪入 108 輪出 108a 輪出節點 * 108b 輪出節點 110 第一邏輯電路 112 <5 5虎輪入 200 條件性位準移位器電 145173.doc -15- 201037975 202 第一 PMOS電晶體 204 第二PMOS電晶體 206 第二NMOS電晶體 208 第一 NMOS電晶體 210 第四NMOS電晶體 212 第三NMOS電晶體 214 第二NAND閘 216 第一 NAND閘 218 反相器 220 反相器 222 第一反相器 224 第五NMOS電晶體 226 第三PMOS電晶體 228 第六NMOS電晶體 230 第四PMOS電晶體 145173.doc -16-

Claims (1)

1. 201037975 七、申請專利範圍： 1- 一種具有若干條件性反偏壓虛擬接地回復電路之積體電 路元件，該等條件性反偏壓虛擬接地回復電路用於當於 該積體電路元件中施加處於該虛擬接地位準之若干邏輯 「〇」信號時防止潛洩滲漏電流且移變一虛擬接地位準 邏輯「〇」至一真實接地位準邏輯「〇」，該積體電路元 件包括： 在一虛擬接地操作之至少一獨立電壓域及在一真實接 〇 地操作之至少一其他獨立電壓域，其中該虛擬接地係處 於比該真實接地更為正之一電壓； 複數個條件性反偏壓虛擬接地回復電路，該複數個條 件性反偏壓虛擬接地回復電路之各者係耦合在於該虛擬 接地電壓域中操作之複數個第一邏輯電路之一者與於該 真實接地電壓域中操作之複數個第二邏輯電路之一者之 間，其中分別在該等虛擬及真實接地電壓域中操作之該 〇 i數個第一及第二邏輯電路係製造在一積體電路晶粒 上，及 其中該複數個接地回復電路之各者包括·· 一位準移位器電路，1且 、有一邈軻輪入及一邏輯輸 、中該ϋ輯輸出賴在_輯輸人處之諸邏輯位 俜叙人吻网關電晶體 =…位準移位器電路與該真實接地之間 “亥邏輯輸人係處料輯「〇」且該備用輸人係2 145173.doc 201037975 邏輯「1」時，該開關電晶體為非導通且防止通過該 位準移位器電路之潛洩滲漏電流。 2. 如請求項1之積體電路元件，其中當該備用輸入係處於 邏輯「〇」時，該開關電晶體為導通。 3. 如請求項1之積體電路元件，其中當該邏輯輸入係處於 邏輯「1」時，該開關電晶體為導通。 4. 一種具有若干條件性反偏壓虛擬接地回復電路之積體電 路元件，該等條件性反偏壓虛擬接地回復電路用於當於 該積體電路元件中施加處於該虛擬接地位準之若干邏輯 「0」信號時防止潛洩滲漏電流且移變一虛擬接地位準 邏輯「0」至一真實接地位準邏輯「〇」，該積體電路元 件包括： 在一虛擬接地操作之至少一獨立電壓域及在一真實接 地操作之至少-其他獨立電壓域，其中該虛擬接地係處 於比遠真貫接地更為正之一電壓； 複數個條件性反偏壓虛擬接地回復電路，該複數個條 件性反偏壓虛擬接地回復電路之各者係耦合在於該虛擬 接地電壓域中操作之複數個第—邏輯電路之—者與在該 真實接地電壓域中操作之複數個第：邏輯電路卜者^ 間’其中分別在該等虛擬及真實接地電壓域中操作之該 複數個第一及第二邏輯雷跋备制 科冤路係製造在—積體電路晶粒 上，及 其中該複數個接地回復電路之各者包括： 一第—P通道金氧半導體（PM0S)電晶體（202)，其具 145173.doc 201037975 有一閘極、源極、沒極及主體； 一第二PMOS電晶體（2〇4)，其具有一閘極、源極、 汲極及主體； 一第一 N通道金氧半導體（NM〇S)電晶體（208)，其具 有一閘極、源極、沒極及主體； 一第二NMOS電晶體（206) ’其具有一閘極、源極、 汲極及主體； 一第三NMOS電晶體（212)，其具有一閘極、源極、 汲極及主體； 一第四NMOS電晶體（210)，其具有一閘極、源極、 汲極及主體； 一第一反相器（222)，其具有一輸入及一輸出，其中 該第一反相器（222)係耦合至該電源電壓及該虛擬接 地； 一第一 NAND閘（216)，其具有第一與一第二輪入及 一輸出； 一第二NAND閘（214)，其具有第一與一第二輪入及 一輸出； 該第一 PM0S電晶體（202)及該第二PM0S電晶體 (204)之該等源極及主體係耦合至該電源電壓； 該第一 PM0S電晶體（202)及該第一 NMOS電晶體 (208)之該等汲極、該第二PM0S電晶體（2〇4)之該閘極 及該第一 NAND閘（216)之該第一輪入係耦合在一起； 該第二PM0S電晶體（204)及第二NMOS電晶體（2〇6) 145173.doc 201037975 之該等没極、該第一PMOS電晶體（202)之該閘極及該 第二NAND閘（214)之該第一輸入係耦合在一起； 該第一NM0S電晶體（2〇8)之該閘極及該第一反相器 (222)之該輸入係耦合至來自在該虛擬接地電壓域中操 作之一邏輯電路之一邏輯信號； 該第一反相器（222)之該輸出係耦合至該第二NM0S 電晶體（206)之該閘極·， 該第一NMOS電晶體（208)之該源極係耦合至該第四 NMOS電晶體（2丨2)之該汲極，且該第一 NMOS電晶體 (2〇8)之該主體係耦合至真實接地； 該第二NMOS電晶體（206)之該源極係耦合至該第三 NMOS電晶體（210)之該汲極，且該第二NMOS電晶體 (2〇6)之該主體係耦合至真實接地； 該第三NMOS電晶體（210)及該第四NMOS電晶體 (212)之該等源極及主體係耦合至該真實接地；及 該等第一及第二NAND閘（216、214)之該等第二輸 入係搞合至一備用信號， 其中當來自該邏輯電路之該邏輯信號係處於邏輯 「〇」且該備用信號係處於邏輯「1」時’該第一 NAND閘（216)之該輸出係處於邏輯「〇」，藉此該第四 NMOS電晶體（212)為非導通且藉此防止通過該處之潛 洩滲漏電流。 5.如請求項4之積體電路元件，其中該第一 PMOS電晶體 (202)及該第二PMOS電晶體（204)係組態為一交叉耦合鎖 145173.doc 201037975 存器。 6. 如請求項4之積體電路元件，其中該第一反相器（222)包 括： 一第三PMOS電晶體（226)，其具有一閘極、源極、汲 極及主體；及 一第五NMOS電晶體（224)，其具有一閘極、源極、汲 極及主體； 該第三PMOS電晶體（226)及該第五NMOS電晶體（224) ❹ 之該等閘極係耦合至來自在該虛擬接地電壓域中操作之 該邏輯電路之該信號； 該第三PMOS電晶體（226)之該源極及主體係耦合至該 電源電壓； 該第五NMOS電晶體（224)之該源極係耦合至該虛擬接 地； 該第五NMOS電晶體（224)之該主體係耦合至該真實接 ❹地；及 該第三PMOS電晶體（226)及該第五NMOS電晶體（224) 之該等汲極係耦合至該第二NMOS電晶體（206)之該閘 才虽° 7. 如請求項4之積體電路元件，其進一步包括一第二反相 器（218)，該反相器具有耦合至該第二PMOS電晶體（204) 及該第二NMOS電晶體（206)之該等汲極之一輸入，及一 輸出。 8. 如請求項7之積體電路元件，其中該第二反相器（218)包 145173.doc 201037975 括： 一第四PMOS電晶體（230)，其具有一閘極、源極、汲 極及主體；及 一第六NM0S電晶體（228)，其具有一閘極、源極、汲 極及主體； 該第四PM0S電晶體（230)及該第六NMOS電晶體（228) 之該等閘極係耦合至該第二PMOS電晶體（204)及該第二 NMOS電晶體（206)之該等汲極； 該第四PMOS電晶體（230)之該源極及主體係耦合至該 電源電壓； 該第六NMOS電晶體（228)之該源極及主體係耦合至該 真實接地；及 該第四PMOS電晶體（230)及該第六NMOS電晶體（228) 之該等汲極係耦合為該第二反相器（21 8)之該輸出。 9. 如請求項8之積體電路元件，其進一步包括一第三反相 器（220)，該反相器具有耦合至該第一 PMOS電晶體（202) 及該第一 NMOS電晶體（208)之該等汲極之一輸入，及一 輸出。 10. 如請求項9之積體電路元件，其中該第三反相器（220)包 括： 一第五PMOS電晶體（230a)，其具有一閘極、源極、汲 極及主體；及 一第七NMOS電晶體（228a)，其具有一閘極、源極、汲 極及主體； 145173.doc 201037975 該第五PMOS電晶體（230a)及該第七NMOS電晶體 (228a)之該等閘極係耦合至該第一 PMOS電晶體（202)及 該第一NMOS電晶體（208)之該等汲極； 該第五PMOS電晶體（230a)之該源極及主體係耦合至該 電源電壓； 該第七NMOS電晶體（228a)之該源極及主體係耦合至該 真實接地；及 該第五PMOS電晶體（230a)及該第七NMOS電晶體 (228a)之該等汲極係耦合為該第三反相器（220)之該輸 出。 11. 如請求項4之積體電路元件，其中該主體為該積體電路 元件之一井。 12. 如請求項4之積體電路元件，其中該主體為該積體電路 元件之一槽。 13. 如請求項4之積體電路元件，其中該主體為該積體電路 元件之一基板。 14. 一種條件性反偏壓虛擬接地回復電路，其用於當存在處 於一虛擬接地位準之一邏輯「0」信號時防止諸潛洩滲 漏電流且移變一虛擬接地位準邏輯「0」至一真實接地 位準邏輯「0」，該條件性反偏壓虛擬接地回復電路包 括： 一第一 P通道金氧半導體（PMOS)電晶體（202)，其具有 一閘極、源極、沒極及主體； 一弟二PMOS電晶體（204) ’其具有一閘極、源極、汲 145173.doc 201037975 極及主體； 一第一 N通道金氧半導體（NMOS)電晶體（208)，其具有 一閘極、源極、汲極及主體； 一第二NMOS電晶體（206)，其具有一閘極、源極、汲 極及主體； 一第三NMOS電晶體（212)，其具有一閘極、源極、汲 極及主體； 一第四NMOS電晶體（21 0)，其具有一閘極、源極、汲 極及主體； 一第一反相器（222)，其具有一輸入及一輸出’其中該 第一反相器（222)係耦合至該電源電壓及該虛擬接地； 一第一 N AND閘（216)，其具有第一與一第二輸入及一 輸出； 一第二NAND閘（214)，其具有第一與一第二輸入及一 輸出； 該第一 PM0S電晶體（202)及該第二PMOS電晶體（204) 之該等源極及主體係耦合至該電源電壓； 該第一 PM0S電晶體（202)及該第一 NMOS電晶體（208) 之該等汲極、該第二PM0S電晶體（204)之該閘極及該第 一NAND閘（216)之該第一輸入係耦合在一起； 該第二PM0S電晶體（204)及第二NMOS電晶體（206)之 該等汲極、該第一 PM0S電晶體（202)之該閘極及該第二 NAND閘（214)之該第一輸入係耦合在一起； 該第一 NMOS電晶體（208)之該閘極及該第一反相器 145173.doc 201037975 (222)之該輸入係耦合至在該虛擬接地電壓域中操作之一 邏輯信號； 該第一反相器（222)之該輸出係耦合至該第二NMOS電 晶體（206)之該閘極； 該第一 NMOS電晶體（208)之該源極係耦合至該第四 NMOS電晶體（212)之該汲極； 該第二NMOS電晶體（206)之該源極係耦合至該第三 NMOS電晶體（210)之該汲極； 該等第一及第二NMOS電晶體（208、206)之該主體係 耦合至該真實接地； 該第三NMOS電晶體（210)及該第四NMOS電晶體（212) 之該等源極及主體係耦合至該真實接地；及 該等第一及第二NAND閘（216、214)之該等第二輸入 係耦合至一備用信號， 其中當該邏輯信號係處於邏輯「0」且該備用信號係 處於邏輯「1」時，該第一NAND閘（216)之該輸出係處 於邏輯「〇」，藉此該第四NMOS電晶體（212)為關閉且藉 此防止通過該處之潛茂滲漏電流。 15.如請求項14之裝置，其中該第一 PMOS電晶體（202)及該 第二PMOS電晶體（204)係組態為一交叉耦合鎖存器。 16·如請求項14之裝置，其中該第一反相器（222)包括： 一第三PMOS電晶體（226)，其具有一閘極、源極、汲 極及主體；及 一苐五NMOS電晶體（224)，其具有一閘極、源極、沒 145173.doc 201037975 極及主體； 該第三PMOS電晶體（226)及該第五NMOS電晶體（224) 之該等閘極係耦合至來自在該虛擬接地電壓域中操作之 該邏輯電路之該信號； 該第三PMOS電晶體（226)之該源極及主體係耦合至該 電源電壓； 該第五NMOS電晶體（224)之該源極係耦合至該虛擬接 地； 該第五NMOS電晶體（224)之該主體係耦合至該真實接 地；及 該第三PMOS電晶體（226)及該第五NMOS電晶體（224) 之該等汲極係耦合至該第二NMOS電晶體（206)之該閘 極0 17. 如請求項14之裝置，其中該主體為一積體電路元件之一 井。 18. 如請求項14之裝置，其中該主體為一積體電路元件之一 槽。 19. 如請求項14之裝置，其中該主體為一積體電路元件之一 基板。 145173.doc -10-