CN102148204A - 凸点焊盘结构的多方向设计 - Google Patents

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Abstract

本发明涉及一种凸点焊盘结构的多方向设计，提供了一种集成电路结构，包括：半导体芯片，具有第一区域和第二区域；介电层，形成在半导体芯片的第一区域和第二区域上；第一伸长凸点下金属化(UBM)连接件，形成在半导体芯片的第一区域上的介电层中，并且具有在第一方向上延伸的第一长轴；以及第二伸长UBM连接件，形成在半导体芯片的第二区域上的介电层中，并且具有在第二方向上延伸的第二长轴。其中，第一方向与第二方向不同。

Description

凸点焊盘结构的多方向设计
技术领域
本公开总体上涉及集成电路，更具体地，涉及半导体芯片中的凸点焊盘结构。
背景技术
现代集成电路形成在半导体芯片上。为了提高产量并且降低生产成本，将集成电路制造于半导体晶圆内，每个半导体晶圆都包含有许多相同的半导体芯片。在制造集成电路之后，半导体芯片可以从晶圆上截下并且在其可使用之前进行封装。
在一般的封装工艺中，首先将半导体芯片(在本领域也称为晶片)附着于封装衬底上。这包括在物理上将半导体芯片固定在封装衬底上，以及将半导体芯片上的接合焊盘与封装衬底上的结合焊盘相连接。使用底部填充(一般包含环氧树脂)来进一步固定接合。这种半导体芯片可以使用倒装芯片接合(flip-chip bonding)或者打线接合(wire bonding)的方法进行接合。所得到的结构称为封装组件。
可以看出，在半导体芯片接合到封装衬底上之后，将半导体芯片与封装衬底接合起来的焊料通常会开裂。造成这种情况的原因是，封装衬底和半导体芯片之间的热膨胀系数(CTE)不同，从而产生出了应力。而封装衬底与半导体芯片的不同层的CTE差异也会产生应力。可以看出，随着封装衬底和半导体芯片的尺寸的增加，应力会增大。应力造成的结果是，焊料会出现开裂，并且半导体芯片中的不同层之间会发生分层。特别地，分层会发生在半导体芯片中的低k介电层之间。
发明内容
根据实施例的一个方面，一种集成电路结构包括多个凸点焊盘结构，这些凸点焊盘结构分布于半导体芯片的主要表面上。在半导体芯片的第一区域上形成第一凸点焊盘结构，该第一凸点焊盘结构包括介电层中的第一伸长凸点下金属化(under bump metallurgy，UBM)连接件，其中，第一伸长UBM连接件的第一长轴在第一方向上延伸。在半导体芯片的第二区域上形成第二凸点焊盘结构，该第二凸点焊盘结构包括介电层中的第二伸长UBM连接件。第二伸长UBM连接件的第二长轴在第二方向上延伸，该第二方向不同于第一方向。
其中，该集成电路结构，进一步包括：金属焊盘，直接位于第一伸长UBM连接件下面；以及金属凸点，位于第一伸长UBM连接件上方，并与第一伸长UBM连接件电连接。
其中，金属凸点包含铜。
其中，第一伸长UBM连接件和第二伸长UBM连接件中的每一个均是矩形的。
其中，第一伸长UBM连接件和第二伸长UBM连接件中的每一个均是菱形的。
其中，第一伸长UBM连接件和第二伸长UBM连接件中的每一个均是椭圆形的。
根据实施例的另一方面，还提供了一种集成电路结构，包括：半导体芯片，具有第一区域和第二区域；介电层，形成在半导体芯片的第一区域和第二区域上；第一凸点下金属化(UBM)连接件，形成在半导体芯片的第一区域上的介电层中，并且具有从上向下观察的第一形状；以及第二凸点下金属化(UBM)连接件，形成在半导体芯片的第二区域上的介电层中，并且具有从上向下观察的第二形状，其中，第一形状与第二形状不同。
其中，第一UBM连接件包含具有第一长度的长轴以及具有第二长度的短轴，短轴垂直于长轴，以及其中，第一长度与第二长度的比率大于约1.5。
其中，第二UBM连接件不是伸长的，以及其中，第二区域是中心芯片区域，中心芯片区域包含半导体芯片的中心。
其中，第一区域与半导体芯片的第一边相邻，以及其中，第一UBM连接件的长轴平行于第一边。
其中，第一区域与半导体芯片的角相邻，以及其中，第一UBM连接件的长轴不平行于半导体芯片的任一边。
其中，第一UBM连接件的长轴垂直于连接半导体芯片的中心和角的线。
此外还公开了其他实施例。
附图说明
为了更全面地理解本发明的实施例及其优点，现在将参考结合附图所进行的以下描述，其中：
图1A和图1B均示出了半导体衬底上方的金属焊盘，其中在金属焊盘上方形成有介电层，该介电层内具有开口；
图2示出了根据一个实施例的凸点焊盘结构；
图3A到图3D示出了不同形状的凸点下金属化(UBM)连接件的顶视图；以及
图4到图7是根据实施例的UBM连接件的顶视图。
具体实施方式
下文详细描述了本公开实施例的制造和使用。然而，应理解，本发明提供了许多可以在多种具体环境下实现的可应用的发明理念。所讨论的具体实施例仅仅示出了制造和使用这些实施例的具体方式，并不用于限制本发明的范围。
根据一个实施例，提出了新式的半导体芯片中的凸点焊盘结构。下面，将对该实施例的各种变化进行描述。在各个视图和示例性实施例中，将使用相同的参考标号表示相同的元件。
图1A到图2示出了凸点焊盘结构和金属凸点的制造过程的中间阶段。图1A示出了芯片50的部分的横截面图，该芯片50包括衬底20，在衬底20上形成有有源电路24。衬底20可以是由常用半导体材料(比如硅、锗化硅等等)形成的半导体衬底。有源电路24可以包括互补型金属氧化物半导体(CMOS)晶体管、电阻器、电容器等等。互连结构26形成在有源电路24上方，并且用于与有源电路24的部分互连，并且将有源电路24与凸点相连接。互连结构26在大量介电层中包含有大量金属化层，该金属化层包含有金属线和通孔(未示出)。该互连结构26中的介电层可以是低k介电层。
金属焊盘30形成在互连结构26上方，并且可以通过互连结构26与有源电路24进行电连接。金属焊盘30可以包含铝，因而也可以称为铝焊盘30，尽管该金属焊盘30也可以由其他材料形成或者包含有其他材料，如铜、银、金、镍、钨、上述的合金、和/或上述的多层结构。在一个实施例中，金属焊盘由铜铝合金(AlCu)形成。
介电层34形成在互连结构26的上方。在本领域中，介电层34也可以称为钝化层或者缓冲层，并且可以由光刻胶材料(比如聚酰亚胺或者聚苯并恶唑(PBO))形成。可选择地，介电层34可以由其他绝缘材料(比如氧化硅、氮化硅、未掺杂的硅玻璃(USG)和/或上述的多层结构)形成。该介电层34的厚度T1可以处于大约4μm和大约10μm之间。介电层34的一部分覆盖了金属焊盘30的边缘部分，并且其开口使金属焊盘30的中间部分露出。在一个实施例中，介电层34的一部分与金属焊盘30处于同一层中。在可选择的实施例中，如图1B所示，整个介电层34都高于金属焊盘30，附加的介电层32形成在介电层34之下并且基本上与金属焊盘30处于同一层。在这个实施例中，介电层32和介电层34也可以分别称为钝化-1和钝化-2。形成介电层32的材料选自用于形成介电层34的材料的基本相同的组中。聚酰亚胺层35形成在介电层34的上方，在聚酰亚胺层35中形成开口36。金属焊盘30通过开口36暴露出来。此外，聚酰亚胺层35可以延伸到介电层34的开口中。聚酰亚胺层35的厚度T2可以大于约1μm，或者甚至大于约10μm。在整个描述中，由于UBM 38(未在图1A和图1B中示出，请参考图2)形成于开口36中，故开口36称为凸点下金属化(UBM)开口。UNM 38是伸长的。
参考图2，将UBM 38填充到UBM开口36中，并且与金属焊盘30相连接。在一个实施例中，UBM 38由复合层形成，该复合层包括钛层和其上方的铜层。在其他实施例中，UBM 38可以包括其他金属层，比如镍层或者金层。UBM 38的部分处于UBM开口36之中，而另外的部分位于聚酰亚胺层35上方。UBM 38在UBM开口36中的部分在下文中称为UBM连接件41，其将UBM 38的上部以及上层的铜凸点40与下层的金属焊盘30相电连接。因此，在图3A到图7所示的实施例中，伸长的UBM开口36的形状和延伸方向也分别与各自的UBM连接件41的形状和延伸方向相同。在一个实施例中，UBM 38(包括UBM连接件41)和下层金属焊盘30结合在一起称为凸点焊盘结构。
铜凸点40形成在UBM 38上方。铜凸点40可以通过以下步骤形成：在UBM 38上方形成掩模(未示出)，绘制该掩模以形成开口(UBM 38的部分通过开口露出)，以及将金属材料电镀到掩模的开口中。该金属材料可以包含铜，并且因此所得到的凸点称为铜凸点40，尽管也可以使用其他金属。可选地，可以将附加层(比如镍层43、以及可能的焊料层45)电镀到铜凸点40上方以及掩模里的开口中。在可选择的实施例中，焊料球(solder ball)可以代替铜凸点形成在UBM 38上。接着，可以移除掩模，随后将UBM 38的没有被铜凸点40覆盖到的部分移除。
图3A示出了图1A和图1B中所示的结构的部分的顶视图。为了简化的目的，铜凸点40和UBM 38的部分未示出。在该顶视图中，UBM开口36是伸长的开口，其长轴LA的长度为L1，其短轴SA的长度为L2，其中短轴SA与长轴LA互相垂直。长度L 1可以是长度L2的约1.5倍、2倍、或者甚至3倍。在一个实施例中，如图3A所示，UBM开口36是矩形的。矩形UBM开口36的四个角可以是圆的。伸长的UBM开口36也可以是其他形状。图3B到图3D示出了可选择的伸长的UBM开口36的顶视图。例如，在图3B中，伸长的UBM开口36是椭圆形的。在图3C中，伸长的UBM开口36是带有尖棱角(sharp corner)的矩形的。在图3D中，伸长的UBM开口36是菱形的。图3B到图3D的每幅图中都标记了长轴LA和短轴SA。由于UBM连接件41填充了UBM开口36，因此，UBM连接件41也是伸长的，并且伸长的UBM连接件41的形状和尺寸在这里不再重复。
图4简要地示出了半导体芯片50的顶视图，其包括四条边52。在一个实施例中，半导体芯片50是带有同样长的边52的正方形。在可选择的实施例中(图6)，半导体芯片50的形状为矩形，其边52_1的长度与边52_2的长度不同。
芯片50包括芯片区域50_1、50_2、和50_3(包括50_3A和50_3B)。芯片区域50_1是角芯片区域，与芯片50的角56相邻。芯片区域50_2是边芯片区域，每个边芯片区域都与芯片50的边52中的一条相邻。应注意，虽然角芯片区域50_1也与边52相邻，但是角芯片区域50_1并不认为是边芯片区域50_2的一部分。中心芯片区域50_3与芯片50的中心58相邻，或者甚至包含了芯片50的中心58。芯片50包含有多个凸点焊盘结构(如图1A到图3D所示)，分布于整个芯片50，每个凸点焊盘结构都包含有一个UBM开口36、上层UBM 38、以及下层金属焊盘30。在整个描述中，伸长UBM连接件41以多条短线示出，短线的延伸方向代表了各自伸长UBM连接件41的长轴方向。在一个实施例中，中心芯片区域50_3可以是边长小于大约7,000μm的正方形区域。在可选择的实施例中，中心芯片区域50_3可以是正方形区域，其边长可以比芯片边52的长度的约50％小，或者甚至比芯片边52的长度的约25％小。
图4示出了线62，该线62将芯片50的中心58与角56相连接。在一个实施例中，角芯片区域50_1的伸长UBM连接件41的长轴垂直于各自的线62。边芯片区域50_2的伸长UBM连接件41的长轴在平行于各自边52(最接近各自边芯片区域50_2的边)的方向上延伸。另一方面，中心芯片区域50_3的伸长UBM连接件41的长轴在任一方向上延伸。
可以看出，不同芯片区域中的凸点焊盘结构上承受的应力不相同。例如，施加到角芯片区域50_1中的凸点焊盘结构的应力可以是最大的，施加到中心芯片区域50_3中的凸点焊盘结构的应力可以是最小的。通过使伸长UBM连接件41的长轴不平行于应力最大的方向，并且可以垂直于该方向(如果相应的芯片50是正方形的)时，接合结构会承受较小的应力。
再次参考图4，由于施加到中心芯片区域50_3的凸点焊盘结构的应力较小，中心芯片区域50_3中的UBM连接件41可以是任一形状，比如圆形、正方形、八边形、六边形等等。在一个实施例中，中心芯片区域50_3中的UBM连接件41可以是对称形状，其短轴与长轴并不相互垂直。例如，图4简要地示出了中心芯片区域50_3中的八边形UBM连接件41。
图5示出了一个实施例，其中所有中心芯片区域50_3中的伸长UBM连接件41都以相同方向延伸，该相同方向可以是平行于任意边的任意方向，或者随机方向。
图6示出了其他实施例，其中芯片50是具有较长边和较短边的矩形。与上面段落所述的实施例相似，芯片50也可以划分为不同芯片区域，不同芯片区域中的伸长UBM连接件41的长轴在不同方向上延伸。
图7示出了又一个实施例，其中边芯片区域和角芯片区域中的伸长UBM连接件41呈放射状。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (10)

1.一种集成电路结构，包括：
半导体芯片，具有第一区域和第二区域；
介电层，形成在所述半导体芯片的所述第一区域和所述第二区域上；
第一伸长凸点下金属化(UBM)连接件，形成在所述半导体芯片的所述第一区域上的介电层中，并且具有在第一方向上延伸的第一长轴；以及
第二伸长UBM连接件，形成在所述半导体芯片的所述第二区域上的介电层中，并且具有在第二方向上延伸的第二长轴，其中，所述第一方向与所述第二方向不同。
2.根据权利要求1所述的集成电路结构，其中，所述第一区域是与所述半导体芯片的第一边相邻的第一边芯片区域，以及其中，所述第一方向平行于所述第一边。
3.根据权利要求2所述的集成电路结构，其中，所述第二区域是与所述半导体芯片的第二边相邻的第二边芯片区域，其中，所述第一边垂直于所述第二边，以及其中，所述第二方向平行于所述第二边。
4.根据权利要求2所述的集成电路结构，其中，所述第二区域是与所述半导体芯片的角相邻的角芯片区域，以及其中，所述第二方向不平行于所述半导体芯片的任一边。
5.根据权利要求4所述的集成电路结构，其中，所述第二方向垂直于连接所述半导体芯片的角和中心的线。
6.根据权利要求2所述的集成电路结构，其中，所述第二区域是包含所述半导体芯片中心的中心芯片区域。
7.根据权利要求1所述的集成电路结构，其中，所述第一伸长UBM连接件进一步包含垂直于所述第一长轴的第一短轴，以及其中，所述第一长轴与所述第一短轴的比率大于约1.5。
8.根据权利要求7所述的集成电路结构，其中，所述比率大于约3。
9.根据权利要求1所述的集成电路结构，其中，所述介电层是聚酰亚胺层。
10.一种集成电路结构，包括：
半导体芯片，具有第一区域和第二区域；
介电层，形成在所述半导体芯片的所述第一区域和所述第二区域上；
第一凸点下金属化(UBM)连接件，形成在所述半导体芯片的所述第一区域上的介电层中，并且具有从上向下观察的第一形状；以及
第二凸点下金属化(UBM)连接件，形成在所述半导体芯片的所述第二区域上的介电层中，并且具有从上向下观察的第二形状，其中，所述第一形状与所述第二形状不同。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106887416A (zh) * 2015-12-16 2017-06-23 夏普株式会社 半导体器件
CN107958889A (zh) * 2016-10-14 2018-04-24 三星电子株式会社 半导体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8709945B2 (en) * 2011-01-26 2014-04-29 Jeng-Jye Shau Area efficient through-hole connections
US9786622B2 (en) * 2011-10-20 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US8847391B2 (en) * 2012-07-09 2014-09-30 Qualcomm Incorporated Non-circular under bump metallization (UBM) structure, orientation of non-circular UBM structure and trace orientation to inhibit peeling and/or cracking
JP5673627B2 (ja) * 2012-08-03 2015-02-18 トヨタ自動車株式会社 半導体装置及びその製造方法
DE102012223904A1 (de) * 2012-10-05 2014-04-10 Continental Automotive Gmbh Verfahren zum Herstellen eines elektronischen Hochstrom-Schaltkreises mittels Gasspritz-Technologie und Abdichten mit isolierendem Polymer
CN103020370A (zh) * 2012-12-21 2013-04-03 曙光信息产业(北京)有限公司 用于电路设计的图形绘制方法和装置
US9349700B2 (en) * 2013-04-24 2016-05-24 Stats Chippac, Ltd. Semiconductor device and method of forming stress-reduced conductive joint structures
US9559069B2 (en) 2015-01-29 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, integrated circuit structure using the same, and manufacturing method thereof
US20170141041A1 (en) * 2015-11-12 2017-05-18 Mediatek Inc. Semiconductor package assembly
TWI652776B (zh) 2016-10-31 2019-03-01 聯發科技股份有限公司 半導體封裝結構
US11670608B2 (en) * 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013678A2 (en) * 2007-07-26 2009-01-29 Nxp B.V. Reinforced structure for a stack of layers in a semiconductor component
US20090230527A1 (en) * 2008-03-13 2009-09-17 Geng-Shin Shen Multi-chips package structure and the method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774474B1 (en) * 1999-11-10 2004-08-10 International Business Machines Corporation Partially captured oriented interconnections for BGA packages and a method of forming the interconnections

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013678A2 (en) * 2007-07-26 2009-01-29 Nxp B.V. Reinforced structure for a stack of layers in a semiconductor component
US20090230527A1 (en) * 2008-03-13 2009-09-17 Geng-Shin Shen Multi-chips package structure and the method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106887416A (zh) * 2015-12-16 2017-06-23 夏普株式会社 半导体器件
CN107958889A (zh) * 2016-10-14 2018-04-24 三星电子株式会社 半导体装置
CN107958889B (zh) * 2016-10-14 2023-04-18 三星电子株式会社 半导体装置

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Publication number Publication date
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US8546941B2 (en) 2013-10-01
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US8729700B2 (en) 2014-05-20

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