CN102117657A - Eeprom的读取电路 - Google Patents

Abstract

本发明公开了一种EEPROM的读取电路，包括存储单元阵列、参考存储单元、行译码电路、列选择晶体管、电压产生电路和电流比较电路。其中新增加的参考存储单元自成一列，且在存储单元阵列的旁边或中间。所述电压产生电路，为EEPROM的读取操作输出大小相等的基准电压和参考电压，分别提供给存储单元和参考存储单元。所述电流比较电路，为EEPROM的读取操作比较基准读取电流和1/2幅值的参考读取电流，并输出所读取存储单元的存储数据。本发明EEPROM的读取电路消除了寄生参数对读取电路的影响，提高了EEPROM读取操作的稳定性，可靠性。

Description

EEPROM的读取电路

技术领域

本发明涉及一种非易失性存储器(Non Volatile Memory)，特别是涉及一种EEPROM。

背景技术

请参阅图1，这是一个EEPROM存储单元的示意图。通常每个EEPROM存储单元10包括一个选择晶体管11和一个浮栅隧道氧化层晶体管(FLOTOX，FLOating gate Tunnel OXide，有时简称为浮栅晶体管)12。选择晶体管11连接行选择线21和位线(Bit Line)22，行选择线21即字线(Word Line)。浮栅晶体管20的控制栅连接擦写端23。

请参阅图2，EEPROM存储单元中的浮栅晶体管12包括源极121、漏极122和两层重叠的多晶硅栅极123a、123b。下层栅极为浮栅123a，周围被二氧化硅(图2中阴影区域)包围，与外界绝缘，用于存储电荷。上层栅极为控制栅123b，具有引出线连接擦写端23。浮栅123a延伸到漏极122上方并形成上下交叠，在该交叠区浮栅123a和漏极122之间有一层超薄(例如

)的氧化层，称为隧穿氧化层124。

初始状态下，浮栅123a中无电荷，表示存储数据“1”。当浮栅123a中有电荷则表示存储数据“0”。不同EEPROM存储单元对所存储数据为“0”或“1”的表述可能与此恰好相反，在此仅作示例性描述。

当控制栅123b相对于漏极122加正的高电压(例如+16V)，由于电容耦合作用，浮栅123a上形成正电位，电子从漏极122穿过隧穿氧化层124对浮栅123a充电，即为擦除操作。

当漏极122相对于控制栅123b加正的高电压(例如+16V)，则电子从浮栅123a穿过隧穿氧化层124到达漏极122，使浮栅123a放电，即为编程操作。

当控制栅123b相对于漏极122加正的低电压(例如+2V)时，如果浮栅123a中存储有电荷，则源极121和漏极122之间无法导通，漏极122端无电流或电流很小，表示存储数据“0”；如果浮栅123a中未存储电荷，则源极121和漏极122之间导通，漏极122端有较大的电流，表示存储数据“1”。这即为读取操作，读取操作时漏端122的电流称为读取电流。

请参阅图3，这是一种传统的EEPROM的读取电路，包括存储单元阵列20、行译码电路31和列选择晶体管32。其中存储单元阵列20是由m行×n列的EEPROM存储单元10所组成的矩形阵列。行译码电路31与存储单元阵列20的每一字线21相连接，用于选择需要读取的存储单元10所在行。列选择晶体管32有n个，分别与存储单元阵列20的每一列位线22相连接。列译码电路(未图示)负责选择需要读取的存储单元10所在列，具体而言是将该列的列选择晶体管32导通，使得该列的列选择晶体管32所加的工作电压V_DD传递到该列的所有存储单元10。行译码电路31与列译码电路、列选择晶体管32一起决定了需要读取的存储单元10所在位置。

图3所述的EEPROM的读取电路通常需要一个参考电流与存储单元的读取电流比较，得出存储单元所存储的数据。通常参考电流由一个参考电流产生电路产生(通常设计参考电流幅值是存储单元读取电流幅值的1/2)。由于该参考电流产生电路与存储单元在电路结构、布局上的不同，线上的寄生参数、工艺偏差以及对电源电压的影响程度也不同，造成参考电流并不能在所有的工作状态下都能够符合设计要求，这样造成读出时间变化波动较大甚至在一些工作状态下出现误读出的现象。

发明内容

本发明所要解决的技术问题是提供一种EEPROM的读取电路，可以消除寄生参数、工艺偏差以及对电源电压的影响程度，参考电流在所有的工作状态下都符合设计要求(参考电流幅值是存储单元读取电流幅值的1/2)，使得读出时间变化波动较小，消除了误读出的现象。

为解决上述技术问题，本发明EEPROM的读取电路包括存储单元阵列、参考存储单元、行译码电路、列选择晶体管、电压产生电路和电流比较电路；

所述存储单元阵列为m×n个EEPROM存储单元排列而成的m行、n列的矩形阵列；

所述参考存储单元为m个，排列为1列，m个参考存储单元分别与存储单元阵列中的m行相连接；

所述存储单元阵列和参考存储单元一起组成了m行×(n+1)列的矩形阵列；

所述行译码电路连接所述存储单元阵列中的每一行，用于选择需要读取的EEPROM存储单元所在行；

所述列选择晶体管为n+1个，排列为1行，n+1个列选择晶体管分别与所述m行×(n+1)列的矩形阵列中的n+1列相连接；

所述电压产生电路，输入为基准电流，第一输出为x位的基准电压，其中x为所述EEPROM的一次读取位数，所述x位基准电压连接所述存储单元阵列的n列；n/x＝y，其中y为每一位基准电压所连接的存储单元阵列的列数；第二输出为参考电压，连接所述参考存储单元的一列；

所述电流比较电路，连接所述m行×(n+1)列的矩形阵列中的每一列，其第一输入为被读取存储单元的漏极电流称为基准读取电流，第二输入为与被读取存储单元同行的参考存储单元的漏极电流称为参考读取电流；根据基准读取电流与1/2幅值的参考读取电流的大小关系，判断被读取存储单元的存储数据。

本发明EEPROM的读取电路中，参考存储单元与要读取的存储单元处于同一阵列里，其电路结构、布局布线大致相同，因此对工艺偏差、寄生参数等等的影响方向是一致的，即这些影响造成的电流幅值改变的幅度是大致相同的，因此可以认为本发明消除了寄生参数影响，提高了EEPROM读取操作的稳定性、可靠性。

附图说明

图1是EEPROM的存储单元的示意图；

图2是EEPROM的存储单元中浮栅晶体管的结构示意图；

图3是现有的EEPROM的读取电路的示意图；

图4是本发明EEPROM的读取电路的示意图；

图5是本发明EEPROM中读取电路的示意图。

图中附图标记说明：

10为EEPROM的存储单元；11为选择晶体管；12为浮栅晶体管；121为源极；122为漏极；123a为浮栅；123b为控制栅；124为隧穿氧化层；20为存储单元阵列；21为字线；22为位线；23为擦写端；31为行译码电路；32为列选择晶体管；40为参考存储单元；50为电压产生电路；60为电流比较电路；70为电路；71为电压产生输入端；72为参考电压端和参考电流端；73为基准电压端和基准电流端；out、74为电流读取输出端；75为读取操作使能端；V_DD为工作电压；GND为地线。

具体实施方式

请参阅图4，本发明EEPROM的读取电路包括：

-存储单元阵列20，是由m×n个EEPROM存储单元10所组成的m行×n列的矩形阵列。

-参考存储单元40，有m个，均为EEPROM存储单元10，排列为一列，m个参考存储单元40分别与存储单元阵列20中的m行相连接。

所述存储单元阵列20和参考存储单元40一起组成了m行×(n+1)列的矩形阵列。

-行译码电路31，连接所述存储单元阵列20中的每一行，用于选择需要读取的EEPROM存储单元10所在行。

-列选择晶体管32，有n+1个，排列为1行，n+1个列选择晶体管32分别与所述m行×(n+1)列的矩形阵列中的n+1列相连接；列译码电路(未图示)连接每一个列选择晶体管32并控制其是否导通；所述列选择晶体管32仅用于EEPROM的读取操作；

-电压产生电路50，连接所述m行×(n+1)列的矩形阵列中的每一列。电压产生电路的输入为基准电流I₀，第一输出为基准电压V_base，第二输出为参考电压V_ref。

EEPROM一次读取的位数为x位。图4中示意性地将x表示为2。当x＝1，表示EEPROM一次读取1位即一个存储单元中所存储的数据。当x＝8，表示EEPROM一次读取8位即一个字节，这是8个存储单元所存储的数据。x还可以是其他取值，但通常是8的整数倍。

所述基准电压V_base同时输出x位，这x位基准电压重复地与存储单元阵列的n列相连接。例如n＝128，x＝8，则8位基准电压与第1～8列相连接，还与第9～16位相连接，还与第17～24位相连接，以此类推，一直与第121～128位相连接。从另一角度而言，8位基准电压中的第一位基准电压，同时与存储单元阵列中的第1列、第9列、第17列、……、第121列相连接。8位基准电压中的第二位基准电压，同时与存储单元阵列中的第2列、第10列、第18列、……、第122列相连接。以此类推，8位基准电压中的第八位基准电压，同时与存储单元阵列中的第8位、第16位、第24位、……、第128位相连接。

所述参考电压V_ref只输出一位，且与排为一列的参考存储单元40相连接。基准电压V_base与参考电压V_ref大小相同。

-电流比较电路60，连接所述m行×(n+1)列的矩形阵列中的每一列。电流比较电路60有两个输入，第一输入为被读取存储单元10的漏极电流称为基准读取电流I_base，第二输入为与被读取存储单元10同一行的参考存储单元40的漏极电流称为参考读取电流I_ref。电流比较电路60将参考读取电流I_ref的幅值缩小为1/2，当基准读取电流I_base大于1/2幅值的参考读取电流I_ref时，例如表示被读取存储单元10中存储数据“1”。当基准读取电流I_base小于1/2幅值的参考读取电流I_ref时，例如表示被读取存储单元10中存储数据“0”。

不同EEPROM存储单元对所存储数据为“0”或“1”的表述可能与此恰好相反，在此仅作示例性描述。

上述EEPROM的读取电路中，存储单元阵列20、行译码电路31、列选择晶体管32均为存储器领域的公知技术，在此不作赘述。参考存储单元40的物理结构与EEPROM存储单元10完全相同，但其并不执行数据存储任务，而只是作为参考比较。

图4中，排列为一列的m个参考存储单元40作为m×(n+1)阵列中的第n+1列，但这并非固定不变。实际上，优选情况下，排列为一列的m个参考存储单元40作为m×(n+1)阵列中的第n/2+1列，即位于m×(n+1)阵列中最中间的一列，这样可以更好地兼顾所有存储单元的工艺偏差、寄生参数等的影响。

当有存储单元10擦除时，同一行的参考存储单元40先擦除再编程。当有存储单元10编程时，实际上执行的是先擦除再编程，同一行的参考存储单元40也先擦除再编程。当有存储单元10读取时，同一行的参考存储单元40也读取。这样就保证了所有参考存储单元40中始终存储数据“1”作为参考、比较之用。为了实现这一点，EEPROM在读取操作时的列译码电路(未图示)必须在对任何存储单元10进行读取操作时，既对需要操作的存储单元10所在列的列选择晶体管32导通，同时又对那一列参考存储单元40的列选择晶体管32导通。

电压产生电路50用于对EEPROM进行读取操作时，为存储单元10和参考存储单元40提供相同的电压。所述电压产生电路50的输入通常为基准电流I0，两个输出分别是基准电压V_base和参考电压V_ref。x位的基准电压V_base以x位为单位、重复地提供给n个列选择晶体管32，但只有读取操作的列译码电路(未图示)将某些列(通常为x列)的列选择晶体管32导通，基准电压V_base才能传递到这些列的位线22上。参考电压V_ref提供给那一列参考存储单元40。无论对任何存储单元10进行读取操作时，列译码电路都将参考存储单元40所在列的列选择晶体管32导通，参考电压V_ref因此传递到该列的位线22上。基准电压V_base和参考电压V_ref的大小相同。

对存储单元进行编程或擦写操作时，并不通过图4所示的列选择晶体管32来选择位线22，而是由另一套电路结构(未图示，例如为另一套列选择晶体管)来选择位线22。

电流比较电路60用于对EEPROM进行读取操作时，读取存储单元10和参考存储单元40的电流。所述电流比较电路60的两个输入分别为基准电流I_base和参考电流I_ref，输出对被读取存储单元10的读取结果为“0”或“1”。基准电流I_base是被读取的存储单元10的读取电流，由被读取存储单元10的漏极传递到所在列的位线22上。参考电流I_ref是与被读取的存储单元10同一行的参考存储单元40的读取电流，由该参考存储单元40的漏极传递到所在列的位线22上。参考电流I_ref的大小始终表示存储数据“1”，根据基准电流I_base与1/2幅值的参考电流I_ref的大小关系，判断被读取的存储单元10存储数据为“0”还是“1”并输出至输出端out。

所述电压产生电路50最简单的实现方式直接将工作电压V_DD作为基准电压V_base和参考电压V_ref输出。

所述电流比较电路60最简单的实现方式是电流比较器。

然而，本发明同时设计了一种电路70，既具有上述电压产生电路50的功能，又具有上述电流比较电路60的功能。请参阅图5，电路70包括7个PMOS晶体管MP1～MP7和9个NMOS晶体管MN1～MN9。每个PMOS晶体管的上方为源极、下方为漏极。每个NMOS晶体管的上方为漏极、下方为源极。

晶体管MP1的源极接工作电压V_DD，漏极、栅极、晶体管MP2的栅极、晶体管MN3的漏极四者相连且记为节点A。

晶体管MP2的源极接工作电压V_DD，漏极接晶体管MN4的漏极和晶体管MN5的栅极，栅极为上述节点A。

晶体管MP3的源极接工作电压V_DD，漏极、栅极、晶体管MP4的栅极、晶体管MN5的漏极四者相连。

晶体管MP4的源极接工作电压V_DD，漏极接晶体管MN6的漏极和栅极且记为节点B，栅极、晶体管MP3的栅极和漏极、晶体管MN5的漏极四者相连。

晶体管MP5的源极接工作电压V_DD，漏极接晶体管MN7的漏极和晶体管MN8的栅极，栅极接上述节点A。

晶体管MP6的源极接工作电压V_DD，漏极、栅极、晶体管MP7的栅极、晶体管MN8的漏极四者相连。

晶体管MP7的源极接工作电压V_DD，漏极与晶体管MN9的漏极相连且作为电流读取输出端74，电流读取输出端74即图4中电流读取电路60的输出端out，栅极、晶体管MP6的栅极和漏极、晶体管MN8的漏极四者相连。

晶体管MN1的漏极、栅极和晶体管MN2的栅极相连且接电压产生输入端71，源极接地线GND。

晶体管MN2的漏极接晶体管MN3的源极，源极接地线GND，栅极接上述电压产生输入端71。

晶体管MN3的漏极为上述节点A，源极接晶体管MN2的漏极，栅极接读取操作使能端75。对EEPROM进行读取操作时，读取操作使能端75施加信号，使晶体管MN3导通，从而使电路70处于工作状态。对EEPROM进行编程或擦除操作时，读取操作使能端75不施加信号，晶体管MN3不导通，从而使电路70处于非工作状态，这样可以降低能耗。

晶体管MN4的漏极和晶体管MP2的漏极、晶体管MN5的栅极相连，源极接地线GND，栅极和晶体管MN5的源极相连且作为参考电压端72，该参考电压端72同时也是参考电流端。

晶体管MN5的漏极、晶体管MP3的漏极和栅极、晶体管MP4的栅极四者相连，源极接上述参考电压端72，栅极和晶体管MP2的漏极、晶体管MN4的漏极相连。

晶体管MN6的漏极和栅极均为上述节点B，源极接地线GND。

晶体管MN7的漏极接晶体管MP5的漏极和晶体管MN8的栅极，源极接地线GND，栅极与晶体管MN8的源极相连且作为基准电压端73，该基准电压端73同时也是基准电流端。

晶体管MN8的漏极、晶体管MP6的漏极和栅极、晶体管MP7的栅极四者相连，源极接上述基准电压端73，栅极与晶体管MP5的漏极和晶体管MN7的漏极相连。

晶体管MN9的漏极接上述电流读取输出端74，源极接地线GND，栅极接上述节点B。

该电路70作为电压产生电路使用时，从电压产生输入端71输入基准电流I₀，基准电流I₀通常由带隙基准源产生，随电压，温度变化幅度很小。输出的基准电压V_base与参考电压V_ref也大致相同，并且不易受到负载影响。

具体而言，图5中设计了包括晶体管MN1、MN2、MN4、MN7、MP1、MP2、MP5在内的电流镜像电路，其中晶体管MN1和MN2和MN4和MN7的尺寸宽长比相同；晶体管MP1和MP2和MP5的尺寸宽长比相同。这样流经晶体管MN4和MN7的电流幅值等同于输入的基准电流I₀。由于晶体管MN4和MN7的电流由晶体管MN4和MN7的栅极电压(分别为参考电压端72和基准电压端73)控制产生，因此参考电压端72和基准电压端73的电压也大致相同(等同于MN1的栅极电压)。读操作过程中参考电压端72和基准电压端73始终维持大致相同的幅值，这主要依靠晶体管MN4、MN5和晶体管MN7、MN8的调节作用，例如当参考电压端72有个微小的变化，由于晶体管MN4作为共源放大器，输出的交流阻抗很大，对应晶体管MN5的栅极电压有个较大的负反馈变化，晶体管MN5是一个跟随器，参考电压端72又会跟随晶体管MN5的栅极电压变化而变化，使得参考电压端72又重新维持大致等同于晶体管MN1的栅极的电压幅值。这种电压生成电路的优点是参考电压端72和基准电压端73在整个读操作过程中始终保持恒定，可以给后续的电流比较电流提供恒定的基准读取电流I_base以及参考读取电流I_ref。

该电路70作为电流比较电路使用时，从参考电流端72输入参考读取电流I_ref，从基准电流端73输出基准读取电流I_base。对流经晶体管MP7的基准读取电流I_base和流经晶体管MN9的1/2幅值的参考读取电流I_ref的大小进行比较后输出至读取电路输出端74。

具体而言，图5中设计了包括晶体管MP3、MP4、MP6、MP7、MN6、MN9在内的电流镜像电路，其中晶体管MP4的尺寸宽长比是晶体管MP3的尺寸宽长比的1/2；晶体管MN6和MN9的尺寸宽长比相同；晶体管MP6和MP7的尺寸宽长比相同。这样使得流经晶体管MP7的电流幅值等同于基准读取电流I_base，流经晶体管MN9的电流幅值等同于参考读取电流I_ref的1/2。当将要读取的存储单元存储“1”，流经晶体管MP7的电流幅值大于流经晶体管MN9的电流幅值，晶体管MP7的电流降低，晶体管MP7进入线性区，晶体管MP7漏端电压升高，读取电流输出端74输出“1”信号；当将要读取的存储单元存储“0”，流经晶体管MP7的电流幅值小于流经MN9的电流幅值，晶体管MN9的电流降低，晶体管MN9进入线性区，晶体管MN9漏端电压降低，读取电流输出端74输出“0”信号

本发明EEPROM的读取电路，创新性地设计了参考存储单元40，并将参考存储单元40设计在存储单元阵列20的旁边或中间，这样存储单元10与参考存储单元40到电流比较电路60的布局布线大致相同，两者具有近似相同的线上寄生负载，寄生负载对基准电流I_base和参考电流I_ref的影响基本一致，这便消除了寄生负载对电流比较电路60的两个输入端的影响，可以准确地读取EEPROM中所存储的数据。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合，这些都属于本发明的保护范围之内。

Claims (7)

1.一种EEPROM的读取电路，其特征是，包括存储单元阵列、参考存储单元、行译码电路、列选择晶体管、电压产生电路和电流比较电路；

所述存储单元阵列为m×n个EEPROM存储单元排列而成的m行×n列的矩形阵列；

所述参考存储单元为m个，排列为1列，m个参考存储单元分别与存储单元阵列中的m行相连接；

所述存储单元阵列和参考存储单元一起组成了m行×(n+1)列的矩形阵列；

所述地址译码器连接所述存储单元阵列中的每一行，用于选择需要读取的EEPROM存储单元所在行；

所述列选择晶体管为n+1个，排列为1行，n+1个列选择晶体管分别与所述m行×(n+1)列的矩形阵列中的n+1列相连接；

所述电压产生电路，输入为基准电流，第一输出为x位的基准电压，其中x为所述EEPROM的一次读取位数，所述x位基准电压连接所述存储单元阵列的n列；n/x＝y，其中y为每一位基准电压所连接的存储单元阵列的列数；第二输出为参考电压，连接所述参考存储单元的一列；

所述电流比较电路，连接所述m行×(n+1)列的矩形阵列中的每一列，其第一输入为被读取存储单元的漏极电流称为基准读取电流，第二输入为与被读取存储单元同行的参考存储单元的漏极电流称为参考读取电流；根据基准读取电流与1/2幅值的参考读取电流的大小关系，判断被读取存储单元的存储数据。

2.根据权利要求1所述的EEPROM的读取电路，其特征是，所述排列为一列的m个参考存储单元作为所述m×(n+1)阵列中的第n/2+1列，即最中间的一列。

3.根据权利要求1所述的EEPROM的读取电路，其特征是，当有存储单元擦除时，同一行的参考存储单元先擦除再编程；

当有存储单元编程时，实际上执行的是对该存储单元先擦除再编程，同一行的参考存储单元也先擦除再编程；

当有存储单元读取时，同一行的参考存储单元也读取。

4.根据权利要求3所述的EEPROM的读取电路，其特征是，还包括读取操作的列译码电路；

对任何存储单元进行读取操作时，所述列译码电路既对需要操作的存储单元所在列的列选择晶体管导通，同时又对那一列参考存储单元的列选择晶体管导通。

5.根据权利要求1所述的EEPROM的读取电路，其特征是，所述电压产生电路和电流读取电路为同一个电路(70)，电路(70)包括7个PMOS晶体管(MP1、MP2、MP3、MP4、MP5、MP6、MP7)和9个NMOS晶体管(MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9)；

晶体管(MP1)的源极接工作电压，漏极、栅极、晶体管(MP2)的栅极、晶体管(MN3)的漏极四者相连且记为节点A；

晶体管(MP2)的源极接工作电压，漏极接晶体管(MN4)的漏极和晶体管(MN5)的栅极，栅极为上述节点A；

晶体管(MP3)的源极接工作电压，漏极、栅极、晶体管(MP4)的栅极、晶体管(MN5)的漏极四者相连；

晶体管(MP4)的源极接工作电压，漏极接晶体管(MN6)的漏极和栅极且记为节点B，栅极、晶体管(MP3)的栅极和漏极、晶体管(MN5)的漏极四者相连；

晶体管(MP5)的源极接工作电压，漏极接晶体管(MN7)的漏极和晶体管(MN8)的栅极，栅极接上述节点A；

晶体管(MP6)的源极接工作电压，漏极、栅极、晶体管(MP7)的栅极、晶体管(MN8)的漏极四者相连；

晶体管(MP7)的源极接工作电压，漏极与晶体管(MN9)的漏极相连且作为电流读取输出端(74)，栅极、晶体管(MP6)的栅极和漏极、晶体管(MN8)的漏极四者相连；

晶体管(MN1)的漏极、栅极和晶体管(MN2)的栅极相连且接电压产生输入端(71)，源极接地线；

晶体管(MN2)的漏极接晶体管(MN3)的源极，源极接地线，栅极接上述电压产生输入端(71)；

晶体管(MN3)的漏极为上述节点A，源极接晶体管(MN2)的漏极，栅极(请补充，原图中为readen，何意？)；

晶体管(MN4)的漏极和晶体管(MP2)的漏极、晶体管(MN5)的栅极相连，源极接地线，栅极和晶体管(MN5)的源极相连且作为参考电压端(72)，该参考电压端(72)同时也是参考电流端；

晶体管(MN5)的漏极、晶体管(MP3)的漏极和栅极、晶体管(MP4)的栅极四者相连，源极接上述参考电压端(72)，栅极和晶体管(MP2)的漏极、晶体管(MN4)的漏极相连；

晶体管(MN6)的漏极和栅极均为上述节点B，源极接地线；

晶体管(MN7)的漏极接晶体管(MP5)的漏极和晶体管(MN8)的栅极，源极接地线，栅极与晶体管(MN8)的源极相连且作为基准电压端(73)，该基准电压端(73)同时也是基准电流端；

晶体管(MN8)的漏极、晶体管(MP6)的漏极和栅极、晶体管(MP7)的栅极四者相连，源极接上述基准电压端(73)，栅极与晶体管(MP5)的漏极和晶体管(MN7)的漏极相连；

晶体管(MN9)的漏极接上述电流读取输出端(74)，源极接地线，栅极接上述节点B。

6.根据权利要求5所述的EEPROM的读取电路，其特征是，所述电路(70)中包括至少由晶体管(MN1、MN2、MN4、MN7、MP1、MP2、MP5)所组成的电流镜像电路，其中晶体管(MN1、MN2、MN4、MN7)的尺寸宽长比相同；晶体管(MP1、MP2、MP5)的尺寸宽长比相同。

7.根据权利要求5所述的EEPROM的读取电路，其特征是，所述电路(70)中包括至少由晶体管(MP3、MP4、MP6、MP7、MN6、MN9)所组成的电流镜像电路，其中晶体管(MP4)的尺寸宽长比是晶体管(MP3)的尺寸宽长比的1/2；晶体管(MN6、MN9)的尺寸宽长比相同；晶体管(MP6、MP7)的尺寸宽长比相同。

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