CN102110586B - 监测半导体衬底中硅损伤的方法 - Google Patents
监测半导体衬底中硅损伤的方法 Download PDFInfo
- Publication number
- CN102110586B CN102110586B CN2009102472082A CN200910247208A CN102110586B CN 102110586 B CN102110586 B CN 102110586B CN 2009102472082 A CN2009102472082 A CN 2009102472082A CN 200910247208 A CN200910247208 A CN 200910247208A CN 102110586 B CN102110586 B CN 102110586B
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- active area
- grid
- cutting road
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明公开了一种监测半导体衬底中的硅损伤的方法，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以通过测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况下提高了硅损伤监测的有效性。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种监测半导体衬底中硅损伤的方法。
背景技术
随着半导体制造技术的飞速发展，集成电路制造工艺已经进入深亚微米时代。半导体器件的尺寸和隔离半导体器件的隔离结构亦随之缩小。在0.13μm以下工艺节点，半导体器件的有源区(active area)之间的隔离均采用浅沟槽隔离工艺(STI，Shallow Trench Insulate)形成。
现有技术中，在半导体衬底中形成浅沟槽隔离结构的方法，首先在半导体衬底表面形成垫氧化层(pad oxide)和氮化硅层，然后对氮化硅层、垫氧化层和半导体衬底进行图案化，从而在半导体衬底中形成沟槽，芯片中各个器件的有源区之间用刻蚀的浅沟槽隔离；然后在沟槽侧壁和底部形成衬层氧化层(liner oxide)，再利用化学气相淀积(CVD)方法在浅沟槽中填入绝缘介质，例如二氧化硅。填入绝缘介质之后，对半导体晶圆进行化学机械抛光(CMP)处理，使沟槽表面平坦化，其中氮化硅层作为化学机械抛光处理的停止层。接着，使用磷酸(H3PO4)去除氮化硅层，然后去除垫氧化层，从而形成浅沟槽隔离结构，以限定芯片中各器件的有源区。
接下来是形成半导体器件栅极的过程。以下参见图1A和图1B对该过程进行详细描述。图1A-图1B示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图。首先对半导体晶圆进行酸槽清洗，生长栅氧化层和多晶硅层，接着进行光刻工艺，形成图案化的光刻胶层，如图1A所示。以图案化的光刻胶层作为掩膜，对栅氧化层和多晶硅层进行图案化，从而形成半导体器件的栅极，如图1B所示。
通常半导体制造的工艺流程中，关键的工艺步骤处理之后，如果半导体晶圆上有微粒附着或有其它缺陷形成，则可能会影响后续形成的器件的性能。因此，在一些关键的工艺步骤之后，都会对晶圆进行在线缺陷扫描，以监测晶圆在当次的关键工艺之后是否有微粒附着或是否有其它缺陷形成。上述形成浅沟槽隔离结构以限定有源区之后，就会对半导体晶圆进行在线缺陷扫描。通过在线缺陷扫描，除了监测是否有微粒附着，还会监测到之前的工艺处理对半导体硅衬底造成的硅损伤。
当半导体晶圆的有源区不存在硅损伤时，形成栅极过程中有源区的剖面图如图1A和图1B中所示。但是，当半导体衬底中用于形成有源区的区域中存在硅损伤，并且硅损伤的位置恰好位于两个栅极之间，硅损伤的尺寸与两个栅极之间的距离基本相当，或者硅损伤的尺寸大于两个栅极之间的距离时，则形成栅极过程中半导体晶圆的有源区的剖面图如图2A和2B所示。
图2A和2B示出半导体衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上有源区的剖面图。首先对半导体晶圆进行酸槽清洗，并生长栅氧化层和多晶硅层，接着进行光刻工艺，形成图案化的光刻胶层，如图2A所示。以图案化的光刻胶层作为掩膜，对栅氧化层和多晶硅层进行图案化，从而形成半导体器件的栅极，如图2B所示。从图2A和2B可以看出，当半导体衬底中存在硅损伤时，图案化栅氧化层和多晶硅层之后，存在硅损伤的位置会有残留的多晶硅，使得两个相邻的栅极无法绝缘，导致完全所有工艺处理后形成的器件失效。或者存在硅损伤的位置会有残留的栅氧化层，在完成所有的后续工艺处理形成最终的芯片之后，两个相邻栅极之下的沟道连通，增大了栅极之间的漏电流，使得击穿电压减小，严重的会使得半导体器件不能正常工作，甚至使半导体器件失效。
现有技术中，在线缺陷扫描仅仅是在多批晶圆中选择某几批晶圆，而在选择的一批晶圆中再选择其中两片进行监测，并且在所监测的晶圆上抓取部分缺陷所在位置的图片，对所抓取的图片进行分析，以最终确定这种缺陷的成因。可见，在线缺陷监测方法只能监测工艺线上的一部分晶圆，对于被监测的晶圆，也只能监测该晶圆上的部分缺陷。对于以上所述的严重影响器件性能的硅损伤，这种监测方法的有效性远远不够。
发明内容
本发明提供一种监测半导体衬底中硅损伤的方法，提高硅损伤监测的有效性。
为达到上述目的，本发明的技术方案是这样实现的：
一种监测半导体衬底中的硅损伤的方法，包括：在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所述切割道上多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。
优选地，在芯片之间的切割道上形成的有源区可以是多个互相平行的条形有源区。芯片之间的切割道上形成的有源区也可以是静态随机存取存储器(SRAM)型有源区。
在本发明的一个实施例中，所述切割道上栅极与有源区交叉的角度大于0度且小于或等于90度。
本发明的一个实施例中，在所述切割道中形成与有源区交叉的两组栅极。
具体来说，所述两组栅极中的每一组栅极具有与所述切割道上的有源区交叉的条形栅极，以及将与有源区交叉的条形栅极连接在一起的条形栅极，并且所述两组栅极中与切割道上的有源区交叉的条形栅极互相啮合，互相啮合的条形栅极之间的距离不大于0.5微米。
所述互相啮合的条形栅极之间的距离优选为0.12微米。
具体来说，在所测量的漏电流大于预定阈值时，所述半导体衬底中存在硅损伤。或者在所测量的击穿电压小于预定阈值时，所述半导体衬底中存在硅损伤。
与现有技术相比，本发明所提供的技术方案，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以在利用现有技术的在线缺陷扫描对关键工艺进行监测之外，通过在完成芯片的所有工艺之后测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况下提高了硅损伤监测的有效性。
附图说明
图1A示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图；
图1B示出形成栅极的工艺过程中半导体晶圆上有源区的剖面图；
图2A示出衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上有源区的剖面图；
图2B示出衬底中存在硅损伤时形成栅极的工艺过程中半导体晶圆上有源区的剖面图；
图3示出根据本发明的监测半导体衬底中硅损伤的方法流程图；
图4示出根据本发明第一实施例的方法中在芯片之间的切割道上形成的监测用版图；
图5示出根据本发明第二实施例的方法中在芯片之间的切割道上形成的监测用版图。
具体实施方式
下面结合附图及具体实施例对本发明进行详细说明。
本发明提供的监测半导体衬底中的硅损伤的方法，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以在利用现有技术的在线缺陷扫描对关键工艺进行监测之外，通过在完成芯片的所有工艺之后测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况下提高了硅损伤监测的有效性。
以下结合附图详细描述根据本发明的监测半导体衬底中硅损伤的方法。
图3示出根据本发明的监测半导体衬底中硅损伤的方法流程图。参见图3，该方法包括以下步骤：
步骤300，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区。
首先提供一半导体衬底，在半导体衬底的表面生长垫氧化层。接着在垫氧化层表面形成氮化硅层。氮化硅层作为后续化学机械抛光处理的停止层。随后，利用光刻技术在氮化硅层表面形成光刻胶层，对形成的光刻胶层进行图案化，并以图案化的光刻胶层作为掩膜，对氮化硅层、垫氧化层以及半导体衬底进行图案化，形成浅沟槽。接下来采用炉管氧化工艺在沟槽的底部和侧壁热生长衬层氧化层。然后利用HDP沉积技术沉积绝缘介质，例如二氧化硅，以形成沟槽氧化物。接着，利用化学机械抛光技术对沉积在晶圆整个表面上的绝缘介质进行平坦化处理，直到氮化硅层。最后使用磷酸去除氮化硅层。
本步骤中，通过形成浅沟槽隔离结构来限定器件的有源区。在形成器件有源区的同时形成监测用版图的有源区，也就是说，使用同样的方法同样的工艺参数同时在芯片之间的切割道上形成有源区。
在本发明的优选实施例中，可以形成具有多个互相平行的条形有源区，如图4所示。图4中示出三个条形有源区，但本发明不限于此。在其它实施例中，也可以形成SRAM型有源区，如图5所示。
步骤302，形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极。
本步骤中，首先对半导体晶圆进行酸槽清洗，去除半导体衬底表面的垫氧化层，并利用化学气相沉积方法生长栅氧化层和多晶硅层，接着进行光刻工艺，形成图案化的光刻胶层。本工艺步骤处理之后，在半导体衬底中用于形成相邻栅极的区域之间不存在硅损伤时，有源区的剖面图如图1A所示，在半导体衬底中用于形成相邻栅极的区域之间在硅损伤时，有源区的剖面图如图2A所示。以图案化的光刻胶层作为掩膜，对栅氧化层和多晶硅层进行图案化，从而形成半导体器件的栅极。本工艺步骤处理之后，在半导体衬底中用于形成相邻栅极的区域之间不存在硅损伤时，有源区的剖面图如图1B所示，在半导体衬底中用于形成相邻栅极的区域之间在硅损伤时，有源区的剖面图如图2B所示。
使用同样的方法同样的工艺参数同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极。
根据本发明的方法，切割道上栅极与有源区交叉的角度大于0度且小于或等于90度。以下以在切割道上形成与有源区的交叉角度为90度的两组栅极为例详细说明根据本发明的方法中形成的监测用版图。
如图4和图5所示，在切割道上形成两组栅极A和B，两组栅极中的每一组栅极具有与切割道上的有源区交叉的条形栅极(如图4中空心长方形所示)，以及将与有源区交叉的条形栅极连接在一起的条形栅极(如图4中实心长方形所示)，并且一组栅极中与切割道上的有源区交叉的条形栅极与另一组栅极中与切割道上的有源区交叉的条形栅极互相啮合。
由于硅损伤的尺寸多分布在0.5微米左右，因此为了有效地监测到硅损伤，两组栅极中互相啮合的条形栅极之间的距离(即图4和图5中的c所表示的距离)不大于0.5微米，优选是0.12微米。
步骤304，形成器件的栅电极，同时形成切割道上栅极的栅电极。
与以上两个步骤相同，本步骤也可以使用与形成器件的栅电极完全相同的工艺参数同时在切割道上形成多组栅极的栅电极。
本步骤之前，也可以在形成芯片中器件的其它工艺步骤的处理过程中，同时在切割道上进行相同的工艺处理，例如形成源区、漏区、源电极、漏电极等。本发明不排除还对切割道上的监测用版图进行其它工艺处理的步骤。
步骤306，测量所形成的多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。
由于在形成器件有源区和栅极的同时，形成切割道上的监测用版图，因此监测用版图的电学参数可以反映器件本身的电学性能。如果该半导体衬底中存在硅损伤，则通过在一个半导体晶圆上布置若干个上述监测用版图，则如图2B所示，监测用版图中与有源区交叉的相邻条形栅极中，存在连通的栅极，通过测试相邻两组条形栅极之间的漏电流和/或击穿电压，就可以估计该半导体晶圆中是否存在硅损伤，从而可以确定该半导体晶圆上所形成的半导体器件由于硅损伤而失效的可能性。
当所测量的漏电流大于预先设定的阈值时，可以确定半导体衬底中存在硅损伤；或者当所测量的击穿电压小于预先设定的阈值时，可以确定半导体衬底中存在硅损伤。在图4和图5所示的实施例中，本步骤即测量两组栅极A和B之间的漏电流和/或击穿电压。
本发明对于切割道中形成的有源区的宽度、有源区之间的距离(图4和图5中a所表示的距离)以及切割道中形成的栅极的宽度没有特别要求。在使用该方法时，本领域技术人员可以根据实际需求确定。实际应用中，切割道中形成的有源区的有效面积越大，栅极之间的距离越小，每一组栅极的条数越多，监测到硅损伤的几率就越大，硅损伤的监测精度也就越高。
另外，本发明的优选实施例中，切割道上的有源区和栅极都是条形的，但是本发明不限于此。切割道上的有源区和栅极可以是任意其它形状，并且有源区和栅极可以具有不同的形状，例如有源区是条形，栅极是螺旋形。只要有源区与栅极交叉，在交叉位置处多组栅极之间的距离不大于0.5微米即可。
由以上所述可以看出，本发明所提供的技术方案，在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；形成器件的栅电极，同时形成切割道上栅极的栅电极；测量所形成的多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。该方法在形成器件的有源区、栅极和栅电极的同时，在切割道上形成监测用版图，因而可以在利用现有技术的在线缺陷扫描对关键工艺进行监测之外，通过在完成芯片的所有工艺之后测试切割道上监测用版图的电学参数，确定半导体衬底中是否存在硅损伤，从而在不增加工艺步骤的情况下提高了硅损伤监测的有效性。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种监测半导体衬底中的硅损伤的方法，包括：
在半导体衬底上形成芯片中器件的有源区，同时在芯片之间的切割道上形成有源区；
形成器件的栅极，同时在芯片之间的切割道上形成分别与切割道中的有源区交叉的多组栅极，所述多组栅极之间的距离不大于0.5微米；
形成器件的栅电极，同时形成切割道上栅极的栅电极；
测量所述切割道上多组栅极之间的漏电流和/或击穿电压，以确定所述半导体衬底中是否存在硅损伤。
2.如权利要求1所述的监测半导体衬底中的硅损伤的方法，其特征在于，在芯片之间的切割道上形成的有源区是多个互相平行的条形有源区。
3.如权利要求1所述的监测半导体衬底中的硅损伤的方法，其特征在于，在芯片之间的切割道上形成的有源区是静态随机存取存储器SRAM型有源区。
4.如权利要求2或3所述的监测半导体衬底中的硅损伤的方法，其特征在于，所述切割道上栅极与有源区交叉的角度大于0度且小于或等于90度。
5.如权利要求4所述的监测半导体衬底中的硅损伤的方法，其特征在于，在所述切割道中形成与有源区交叉的两组栅极。
6.如权利要求5所述的监测半导体衬底中的硅损伤的方法，其特征在于，所述两组栅极中的每一组栅极具有与所述切割道上的有源区交叉的条形栅极，以及将与有源区交叉的条形栅极连接在一起的条形栅极，所述两组栅极中与切割道上的有源区交叉的条形栅极互相啮合，互相啮合的条形栅极之间的距离不大于0.5微米。
7.如权利要求6所述的监测半导体衬底中的硅损伤的方法，其特征在于，所述互相啮合的条形栅极之间的距离为0.12微米。
8.如权利要求1所述的监测半导体衬底中的硅损伤的方法，其特征在于，在所测量的漏电流大于预定阈值时，所述半导体衬底中存在硅损伤。
9.如权利要求1所述的监测半导体衬底中的硅损伤的方法，其特征在于，在所测量的击穿电压小于预定阈值时，所述半导体衬底中存在硅损伤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102472082A CN102110586B (zh) | 2009-12-24 | 2009-12-24 | 监测半导体衬底中硅损伤的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009102472082A CN102110586B (zh) | 2009-12-24 | 2009-12-24 | 监测半导体衬底中硅损伤的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102110586A CN102110586A (zh) | 2011-06-29 |
| CN102110586B true CN102110586B (zh) | 2012-05-30 |
Family
ID=44174706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102472082A Expired - Fee Related CN102110586B (zh) | 2009-12-24 | 2009-12-24 | 监测半导体衬底中硅损伤的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102110586B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137510B (zh) * | 2011-11-22 | 2015-10-14 | 北大方正集团有限公司 | 一种监控金属层过刻蚀的方法及监控模块 |
| CN104124181A (zh) * | 2013-04-23 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 一种芯片良率调试的方法和晶圆 |
| CN104425455B (zh) * | 2013-09-09 | 2017-06-27 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构边沟问题的测试结构和方法 |
| CN104576612B (zh) * | 2013-10-23 | 2017-09-26 | 中芯国际集成电路制造(上海)有限公司 | 测试结构及其形成方法、测试结构的测试方法 |
| CN109659296B (zh) * | 2018-12-18 | 2020-07-10 | 武汉华星光电半导体显示技术有限公司 | 用于监控oled面板蚀刻深度的测试键及oled大板 |
| CN111584387B (zh) * | 2020-05-29 | 2021-03-19 | 长江存储科技有限责任公司 | 测试结构、测试方法以及半导体结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043254A (ja) * | 2000-07-27 | 2002-02-08 | Hitachi Ltd | ダイシング装置及びダイシング方法 |
| CN1378260A (zh) * | 2001-03-28 | 2002-11-06 | 株式会社东芝 | 薄膜的膜厚监控方法和基板温度测定方法 |
| CN101572218A (zh) * | 2008-04-28 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及栅极的形成方法 |
-
2009
- 2009-12-24 CN CN2009102472082A patent/CN102110586B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043254A (ja) * | 2000-07-27 | 2002-02-08 | Hitachi Ltd | ダイシング装置及びダイシング方法 |
| CN1378260A (zh) * | 2001-03-28 | 2002-11-06 | 株式会社东芝 | 薄膜的膜厚监控方法和基板温度测定方法 |
| CN101572218A (zh) * | 2008-04-28 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及栅极的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102110586A (zh) | 2011-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102110586B (zh) | 监测半导体衬底中硅损伤的方法 | |
| TWI479657B (zh) | 形成積體電路的方法 | |
| EP3063792B1 (en) | Fault tolerant design for large area nitride semiconductor devices | |
| KR20100045836A (ko) | 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자 | |
| US10535573B2 (en) | System and method for test key characterizing wafer processing state | |
| KR101799664B1 (ko) | 임베디드 비-휘발성 메모리 기술을 위한 테스트 라인 글자 | |
| US7851864B2 (en) | Test structure of a semiconductor device and semiconductor device | |
| CN101211894A (zh) | Teg图案及利用teg图案的半导体器件的测试方法 | |
| US20150054064A1 (en) | Power semiconductor device with super junction structure and interlaced, grid-type trench network | |
| CN102468301B (zh) | 半导体元件结构 | |
| CN107871706B (zh) | 浅沟槽隔离结构及其制作方法 | |
| US11411004B2 (en) | Semiconductor devices and methods of manufacturing the same | |
| US9236315B2 (en) | Electrical test structure for devices employing high-k dielectrics or metal gates | |
| US9070652B2 (en) | Test structure for semiconductor process and method for monitoring semiconductor process | |
| CN107579014A (zh) | 一种多晶硅上接触孔高阻值缺陷检测方法 | |
| CN104752247A (zh) | 一种金属桥连缺陷的检测结构以及制备方法 | |
| CN104576539A (zh) | 半导体结构形成方法 | |
| US7132354B2 (en) | Inspection methods for a semiconductor device | |
| CN104425455A (zh) | 浅沟槽隔离结构边沟问题的测试结构和方法 | |
| CN100383947C (zh) | 检测管缝缺陷的方法 | |
| US20230378005A1 (en) | Contamination detection method | |
| US8507378B2 (en) | Method and structure for self aligned contact for integrated circuits | |
| CN116469871A (zh) | 用于sti残留物的可靠性测试版图 | |
| CN117346988A (zh) | 监测研磨机台漏光的方法 | |
| Greenwood et al. | Gate oxide yield improvement for 0.18 μm power semiconductor devices with deep trenches: DP: Discrete and power devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120530 Termination date: 20191224 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |