CN102098044A - 一种像素锁相时钟频率发生方法及装置 - Google Patents

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Abstract

本发明公开了一种像素锁相时钟频率发生方法及装置，用于得到目标信号处理时钟，其中的方法包括以下步骤：将预先获取的信号源像素输入时钟与当前目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理，得到最终的目标信号处理时钟。此频率发生方案通过产生的频率对源时钟进行锁相，如果前端信号源的信号发生了不规则的快慢变化，输出的后端处理时钟也保持与前端的信号一致，这就可以保持后端信号处理的时钟始终保持与源信号同步，不会发生信号处理上的前后追赶现象。

Description

一种像素锁相时钟频率发生方法及装置
技术领域
本发明涉及图像处理的时钟同步技术领域，尤其涉及一种像素锁相时钟频率发生方法及装置。
背景技术
在电视视频处理芯片设计和应用领域，特别是在此领域中的图像处理部分，需要保持图像的严格同步，不单单要求行同步，即使一个像素的抖动也可能在图像上直观的表现出来，并且可以让用户从视觉上直接觉察到。
在电子领域，通常采用锁相环技术获得时钟。锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。可见，锁相环的用途是在收、发通信双方建立载波同步或位同步。
然而，由于一般的锁相环无法保证与信号源的像素进行严格同步锁相，所以一般锁相环不能用于要求日趋严格的电视视频处理领域。
发明内容
本发明实施例提供一种像素锁相时钟频率发生方法及装置，以解决现有技术无法保证与信号源的像素进行严格同步锁相的问题。
为此，本发明实施例采用如下技术方案：
一种像素锁相时钟频率发生方法，用于得到目标信号处理时钟，包括：将预先获取的信号源像素输入时钟与当前目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理，得到最终的目标信号处理时钟。
其中，所述将所述信号源像素输入时钟与当前目标信号处理时钟进行分频处理的具体过程为：以信号源像素输入时钟作为推动时钟源，以预先设置的前端时钟分频系数为行周期计数量，产生以所述前端时钟分频系数为周期性的占空比翻转行同步脉冲：信号源像素时钟分频行同步输出；以当前目标信号处理时钟作为推动时钟源，以预先设置的后端时钟分频系数为行周期计数量，产生以所述后端时钟分频系数为周期性的占空比翻转行同步脉冲：目标时钟分频行同步输出。
其中，所述将所述信号源像素输入时钟与当前目标信号处理时钟进行分频处理过程依据以下原则进行：信号源像素时钟与前端分频系数之比、目标信号处理时钟与后端分频系数之比与行同步时钟相等。
其中，所述前端时钟分频系数和后端时钟分频系统可在外围电路的频率提供范围内动态设置。
其中，所述将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理的具体过程为：以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。
一种像素锁相时钟频率发生装置，用于得到目标信号处理时钟，包括分频器和鉴相器，其中：所述分频器，用于将预先获取的信号源像素输入时钟与鉴相器当前输出的目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；所述鉴相器，用于将所述分频器输出的信号源像素时钟分频行同步输出和目标时钟分频行同步输出作为两路输入，对两路输入进行鉴相处理，得到最终的目标信号处理时钟。
其中，所述分频器以信号源像素输入时钟作为推动时钟源，以预先设置的前端时钟分频系数为行周期计数量，产生以所述前端时钟分频系数为周期性的占空比翻转行同步脉冲：信号源像素时钟分频行同步输出；并且，以当前目标信号处理时钟作为推动时钟源，以预先设置的后端时钟分频系数为行周期计数量，产生以所述后端时钟分频系数为周期性的占空比翻转行同步脉冲：目标时钟分频行同步输出。
其中，所述分频器根据信号源像素时钟与前端分频系数之比、目标信号处理时钟与后端分频系数之比与行同步时钟相等的原则工作。
其中，所述鉴相器以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。
其中，所述分频器采用可编程逻辑器件实现。
可见，本发明通过产生的频率对源时钟进行锁相，如果前端信号源的信号发生了不规则的快慢变化，输出的后端处理时钟也保持与前端的信号一致，这就可以保持后端信号处理的时钟始终保持与源信号同步，不会发生信号处理上的前后追赶现象，可保证目标时钟与信号源的像素进行严格同步锁相。
附图说明
图1为本发明实施例像素锁相时钟频率发生方法流程图；
图2为本发明实施例像素锁相时钟频率发生装置结构示意图；
图3为本发明实施例像素锁相时钟频率发生装置外围电路示意图。
具体实施方式
本发明提供一种像素锁相时钟频率发生方法及装置，利用本发明可精准控制输出时钟和信号源的像素时钟保持同步。
参见图1，为本发明实施例提供的方法流程图，包括以下步骤：
S101：将预先获取的信号源像素输入时钟与当前目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；
S102：将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理，得到最终的目标信号处理时钟。
其中，分频(S101)的具体过程为：
以信号源像素输入时钟作为推动时钟源，以预先设置的前端时钟分频系数为行周期计数量，产生以所述前端时钟分频系数为周期性的占空比翻转行同步脉冲：信号源像素时钟分频行同步输出；
以及，
以当前目标信号处理时钟作为推动时钟源，以预先设置的后端时钟分频系数为行周期计数量，产生以所述后端时钟分频系数为周期性的占空比翻转行同步脉冲：目标时钟分频行同步输出。
其中，鉴相处理(S102)的具体过程为：
以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。
可见，由于本发明是利用目标时钟对作为参考时钟的信号源像素输入时钟进行锁相，可最大限度地保证与信号源的像素进行同步，以满足电视视频处理领域中图像处理的时钟同步要求。
下面再进一步结合一个具体的像素锁相时钟频率发生装置，对发明实施例进行详细阐述。
参见图2，为本发明实施例提供的像素锁相时钟频率发生装置内部结构示意图，该装置主要包括分频器201和鉴相器202(其余外围电路省略，例如，滤波电路等)，其中，分频器201的两路输出作为鉴相器202的两路输入，最终由鉴相器202的输出提供目标信号处理时钟。具体地，分频器201的两路输入分别为信号源像素输入时钟与目标信号处理时钟，分频器201对这两路输入进行分频处理后得到两路输出，分别是信号源像素时钟分频行同步输出和目标时钟分频行同步输出；鉴相器202的两路输入分别是信号源像素时钟分频行同步输出和目标时钟分频行同步输出，鉴相器202对这两路输入进行鉴相比较后，最终得到目标信号处理时钟。
由于此像素锁相时钟频率发生装置采用信号源像素时钟作为参考输入时钟，该参考输入时钟经过分频器201变频分频后，可产生逐行同步信号，因为行同步的产生方法是基于参考时钟输入，且行频的产生设计是基于该参考时钟的推动来计数翻转的，所以最终的信号处理反过来又是基于像素时钟同步的。此外，鉴相器202产生的目标信号处理时钟后再返回给分频器201，分频器201内部产生的信号源像素时钟分频行同步输出和目标时钟分频行同步输出在鉴相器202进行鉴相比较，由此，鉴相器202就实现了基于信号源像素时钟调整目标信号处理时钟，最后的输出锁定为目标频率。其中，分频器201对两路输入的分频处理是基于以下原则进行的：参考行同步的输入和反馈的行同步同相相等，即“信号源像素时钟/前端分频系数＝目标信号处理时钟/后端分频系数＝行同步”的原则，其中前端分频系数，后端分频系数都是用户可以配置的，但是配置范围要满足外围电路的频率提供范围，可见，本发明提供的像素锁相时钟频率发生装置是可动态设置的。其中，鉴相器202以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。可见，此频率发生装置通过产生的频率对源时钟进行锁相，如果前端信号源的信号发生了不规则的快慢变化，输出的后端处理时钟也保持与前端的信号一致，这就可以保持后端信号处理的时钟始终保持与源信号同步，不会发生信号处理上的前后追赶现象。
分频器201可以采用编程逻辑器件实现，例如FPGA(Field ProgrammableGate Array，现场可编程门阵列)或CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)等。下面给出分频器201的一个具体例子，实现对输入的两个时钟源进行分频，产生周期性的翻转行同步输出给外围电路进行锁相比较使用。
module div(
  rst_n，//复位
  s_clk，//信号源的像素时钟输入
  des_clk，//目标信号处理的时钟输入
  div_s，//用户的前端时钟分频系数
  div_d，//用户的后端时钟分频系数
  hs，//信号源的像素时钟分频后的行同步输出
  hs_feedback)；//目标信号处理的时钟分频后的行同步输出
  //信号定义
  input rst_n；
  input s_clk；
input des_clk；
input[11:0]div_s；
input[11:0]div_d；
output hs；
output hs_feedback；
//信号输入输出的定义
reg hs；
reg hs_feedback；
wire clr_s；
wirc clr_d；
reg[11:0]cnt_s；
reg[11:0]cnt_d；
wire[11:0]cnt_s_nxt；
wire[11:0]cnt_d_nxt；
     //信号的类型定义
assign clr_d＝(cnt_d＝＝div_d)；
assign cnt_d_nxt＝clr_d？12′d0：(cnt_d+1)；
always@(posedge des_clk or negedge rst_n)begin
  if(～rst_n)
       cnt_d＜＝12′d0；
  else
       cnt_d＜＝cnt_d_nxt；
end
always@(posedge des_clk or negedge rst_n)begin
  if(～rst_n)
       hs_feedback＜＝1′b0；
  else
     hs_feedback＜＝|cnt_d[11:5]；
end
//以目标信号处理时钟输入作为推动时钟源，以div_d后端时钟分频系数为行周期计数量，hs_feedback＜＝|cnt_d[11:5]产生为div_d为周期性的占空比
翻转行同步脉冲。
assign clr_s＝(cnt_s＝＝div_s)；
assign cnt_s_nxt＝clr_s？12′d0：(cnt_s+1)；
always@(posedge s_clk or negedge rst_n)begin
  if(～rst_n)
       cnt_s＜＝12′d0；
  else
       cnt_s＜＝cnt_s_nxt；
end
always@(posedge s_clk or negedge rst_n)begin
  if(～rst_n)
       hs＜＝1′b0；
  else
       hs＜＝|cnt_s[11:5]；
end
//以信号源的像素时钟输入作为推动时钟源，以div_s前端时钟分频系数为行周期计数量，hs＜＝|cnt_s[11:5]产生为div_s为周期性的占空比翻转行同步脉冲。
下面再以一个具体的像素锁相时钟频率发生装置外围电路介绍本发明实施例。参见图3，为采用U1芯片，本实施例中选择型号为AV9173，实现的外围电路，在该电路中，目标时钟分频行同步输出和信号源像素时钟分频行同步输出作为AV9173的两路输入，分别通过电阻R1、R2连接到FBIN和IN引脚，AV9173的GND和FSO引脚接地，电源5V连接电感L通过引脚VDD给AV9173供电，另外，VDD和CLK1连接电容C2-C5后接地，CE引脚通过C1后接地，在CLK1引脚直接引出连接电阻R3后作为整个外围电路的输出获得目标信号处理时钟，CLK2引脚悬空。其中，各个电阻、电容以及电感的值可根据具体电路参数要求选取。
可见，在图3所示的外围电路中，参考时钟同步(信号源像素时钟分频行同步输出)与反馈时钟同步(目标时钟分频行同步输出)鉴相后产生目标信号处理的时钟，此时钟输入给分频器内部进行分频后产生的行同步再次输入给鉴相器AV9173，通过鉴相的锁相环，把目标信号处理的时钟锁定为目标时钟。本发明实施例特别适合电视视频处理领域。
通过本发明实施例，信号源像素时钟经过分频后，可产生逐行同步信号，因为目标行同步的产生方法是基于参考时钟输入，且行频的产生设计是基于参考信号源时钟的推动来计数翻转的，所以最终的信号处理反过来又是基于像素时钟同步的；外部的锁相电路产生后端处理时钟后再返回给分频器，分频器内部产生的目标行同步和源信号参考输出行同步在鉴相器进行鉴相比较，鉴相器再去调整输出的目标频率，最后锁定为目标频率。此频率发生方案通过产生的频率对源时钟进行锁相，如果前端信号源的信号发生了不规则的快慢变化，输出的后端处理时钟也保持与前端的信号一致，这就可以保持后端信号处理的时钟始终保持与源信号同步，不会发生信号处理上的前后追赶现象。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种像素锁相时钟频率发生方法，用于得到目标信号处理时钟，其特征在于，包括：
将预先获取的信号源像素输入时钟与当前目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；
将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理，得到最终的目标信号处理时钟。
2.根据权利要求1所述像素锁相时钟频率发生方法，其特征在于，所述将所述信号源像素输入时钟与当前目标信号处理时钟进行分频处理的具体过程为：
以信号源像素输入时钟作为推动时钟源，以预先设置的前端时钟分频系数为行周期计数量，产生以所述前端时钟分频系数为周期性的占空比翻转行同步脉冲：信号源像素时钟分频行同步输出；
以当前目标信号处理时钟作为推动时钟源，以预先设置的后端时钟分频系数为行周期计数量，产生以所述后端时钟分频系数为周期性的占空比翻转行同步脉冲：目标时钟分频行同步输出。
3.根据权利要求2所述像素锁相时钟频率发生方法，其特征在于，所述将所述信号源像素输入时钟与当前目标信号处理时钟进行分频处理过程依据以下原则进行：
信号源像素时钟与前端分频系数之比、目标信号处理时钟与后端分频系数之比与行同步时钟相等。
4.根据权利要求2或3所述像素锁相时钟频率发生方法，其特征在于，所述前端时钟分频系数和后端时钟分频系统可在外围电路的频率提供范围内动态设置。
5.根据权利要求1、2或3所述像素锁相时钟频率发生方法，其特征在于，所述将信号源像素时钟分频行同步输出和目标时钟分频行同步输出进行鉴相处理的具体过程为：
以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。
6.一种像素锁相时钟频率发生装置，用于得到目标信号处理时钟，其特征在于，包括分频器和鉴相器，其中：
所述分频器，用于将预先获取的信号源像素输入时钟与鉴相器当前输出的目标信号处理时钟进行分频处理，得到信号源像素时钟分频行同步输出和目标时钟分频行同步输出；
所述鉴相器，用于将所述分频器输出的信号源像素时钟分频行同步输出和目标时钟分频行同步输出作为两路输入，对两路输入进行鉴相处理，得到最终的目标信号处理时钟。
7.根据权利要求6所述像素锁相时钟频率发生装置，其特征在于，所述分频器以信号源像素输入时钟作为推动时钟源，以预先设置的前端时钟分频系数为行周期计数量，产生以所述前端时钟分频系数为周期性的占空比翻转行同步脉冲：信号源像素时钟分频行同步输出；并且，以当前目标信号处理时钟作为推动时钟源，以预先设置的后端时钟分频系数为行周期计数量，产生以所述后端时钟分频系数为周期性的占空比翻转行同步脉冲：目标时钟分频行同步输出。
8.根据权利要求7所述像素锁相时钟频率发生装置，其特征在于，所述分频器根据信号源像素时钟与前端分频系数之比、目标信号处理时钟与后端分频系数之比与行同步时钟相等的原则工作。
9.根据权利6所述像素锁相时钟频率发生装置，其特征在于，所述鉴相器以所述信号源像素时钟分频行同步输出作为参考时钟、以所述目标时钟分频行同步输出作为反馈时钟进行鉴相比较。
10.根据权利要求6至9任一项所述像素锁相时钟频率发生装置，其特征在于，所述分频器采用可编程逻辑器件实现。
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