CN102097462A - 双极型半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种可以通过简单的流程进行生产、成品率高、具有较高电流放大率的双极型半导体装置。双极晶体管10具有：在半导体结晶基板9的一面形成的由n型低阻抗层构成的集电区11、设置在集电区上的n型的第1高阻抗区12、设置在第1高阻抗区上的p型基区13、在半导体结晶板的另一面形成的n型低阻抗的发射区14、在发射区与基区之间设置为与发射区相接触的n型第2高阻抗区15、设置在第2高阻抗区周围并与其接触的n型复合抑制区17、以及与复合抑制区接邻设置并与基区接合的p型低阻抗基极接触区16，第2高阻抗区15及复合抑制区17的杂质浓度分别在1×1017cm-3以下。

Description

双极型半导体装置及其制造方法
技术领域
本发明涉及一种作为接合型器件之一的双极型半导体装置及其制造方法，特别是涉及一种适合抑制在发射极-基极之间半导体表面的电子和空+穴的复合、提高电流放大率的双极型半导体装置及其制造方法。
背景技术
半导体碳化硅(Silicon carbide，SiC)由于其带隙能量(Band gapenergy)较大等原因，与当前被广泛应用的硅相比，更适合于高电压工作、大电力工作以及高温工作，可以适用于功率器件(Powerdevice)等。现在，SiC功率器件研发正在积极进行，其结构主要可分为MOS型器件和接合型器件(双极晶体管、场效应晶体管、静电感应晶体管)两大类。
以往公报的SiC双极晶体管的实例如下：
非专利文献1公开的双极晶体管是双极晶体管的代表。其双极晶体管是在低n+型4H-SiC(0001)面8度OFF基板上依次进行n-高阻抗区、p型基区、n+发射区的积层，发射区由多个细长形状的区构成。发射区、基区、集电区上形成有与外部进行电连接的电极。
图11是表示非专利文献1公开的双极晶体管的断面模式图。该双极晶体管100由作为n型低阻抗层的集电区101、n型高阻抗区102、p型区的基区103、n型低阻抗的发射区104、以及其围绕发射区形成的p型低阻抗区的基极接触区105、集电极106、基极107、发射极108及表面保护膜109构成。
下在参照图12，对典型的双极型晶体管的动作进行说明。在图12中，对于与图11所示的构成要素相同的构成要素，则标记相同的符号。另外，在图12中省略了与动作说明没有直接关系的表面保护膜109。主电流是从发射区104流向集电区101的以箭头110表示的电子电流，其ON/OFF是由外加在基极107上的信号进行控制。这时，电流的方向是从集电区101至发射区104的方向。基极107与发射极108之间的电压为0V以下时为OFF状态，基极107与发射极108之间附加有正电压时，则进入ON状态。在ON状态时，基极107与发射极108之间形成的pn接合为正向偏压，空穴电流从基区103向发射区104流动。
为了让双极晶体管以较高的效率工作，就需要以较少的基极电流来控制较多的主电流。因此，电流放大率(＝主电流/基极电流)就成为了重要的参数。使该电流放大率下降的主要原因，是图12中111以x标记的典型样例所示的半导体表面的复合能级。半导体的表面上存在多个因未结合、结晶缺陷等引起的表面能级。而硅通过热氧化，可以制作出硅-氧化膜界面，由于其表面能级较少，对器件特性不会造成不良影响。另外，当前的SiC在热氧化及其之后的热处理(POA：Post Oxidation Anneal)等中，无法充分降低表面能级密度。这些表面能级作为复合能级发挥作用。因此，如图12中典型样例所示，在ON状态下基于基区103表面的表面能级的复合能级111多数存在的部分，与从基区103中的空穴112与发射极104注入的电子113共存。因此，空穴与电子的复合(箭头115、116所示)变得活跃，对器件的动作无用的基极电流流动，从而造成电流放大率下降。
为减少这种电子与空穴的复合，可以采用如下方案(参照专利文献1、2、3)。专利文献1记载的技术中，在基极-发射极之间的SiC表面设有n型半导体层和p型复合抑制层，从而可以抑制电子与空穴在SiC表面的复合。
专利文献2记载的技术中，发射极与基极之间设置比发射极的杂质浓度更低的低浓度发射极，且使发射极-基极接触区之间的距离大于基极中电子的扩散距离，从而提高电流放大率。
专利文南非3记载的技术中，通过n型碳化硅保护层与p型基极层的pn接合产生的约2.7伏特的固有电位，以零器件偏压使碳化硅保护膜层完全耗尽，选择其膜厚及杂质浓度，从而帮助减少或抑制表面结合。
先行技术文献
专利文献
专利文献1日本特许公开2006-351621号公报
专利文献2日本特许公开2009-54931号公报(段落0038、图1、图8)
专利文献3日本特许公开2007-173841号公报(段落0052)
非专利文献
非专利文献1J.Zhang等著「High Power(500V-70A)and HighGain(44-47)4H-SiC Bipolar Junction Transistors」Materials Science ForumVols.457-60(2004)pp.1149-1152.
但是，关于专利文献1记载的技术，要形成复合抑制层，就需要离子注入的工序，因而存在制造流程复杂的问题。
另外，关于专利文献2记载的技术，专利文献2的实施例中记载的复合抑制半导体区，其施主浓度为3×1017cm-3、厚度为50nm。该复合抑制半导体区是对浓度不同的2层结构的发射层进行蚀刻而形成的。其中，成为复合抑制半导体区的下层的发射层(由低浓度n型SiC构成的第1发射层)，其施主浓度为3×1017cm-3、厚度为100nm。另外，上层的发射层(由高浓度n型SiC构成的第2发射层，即通常的发射极)，其施主浓度为1×1019cm-3，厚度为1μm(＝1000nm)。在蚀刻工程中对1100nm的发射层进行蚀刻，要将50nm厚的复合抑制半导体区以良好的控制性进行制造是极为困难的。而且，由于成为复合抑制半导体区的下层发射层的施主浓度较高(3×1017cm-3)，基极-发射极间在零偏压的OFF状态下是耗尽的，但在最重要的基极-发射极间为正向偏压的ON状态时，由于无法完全耗尽，还存在无法获得充分的复合抑制效果的问题。另外，专利文献2中没有记载关于复合抑制半导体区的适当的施主浓度。
另外，关于专利文献3记载的技术，碳化硅保护层在零器件偏压下变为完全耗尽状态来控制复合是其前提条件，而如果在正向偏压的状态下也无法耗尽，对复合的控制则不充分。专利文献3的实施例中记载的碳化硅保护层，在其厚度为约0.5μm时，最大可具有约为1×1016cm-3的n型掺杂(doping)浓度，另外，在其它实施形态中，在约2μm的厚度时，最大可具有约8×1014cm-3的n型掺杂浓度。这时，碳化硅保护膜在零偏压下会耗尽，但在正向偏压状态则无法耗尽，从而也无法提高电流放大率。再者，为形成碳化硅保护膜，在形成台面发射极后需要进行外延生长，使得工序复杂化，成品率降低，从而使碳化硅半导体器件难以实现大型化及高密度的集成。
因此，本发明的目的就在于解决上述问题，提供一种通过简单的流程进行生产、成品率高、具有较高电流放大率的双极型半导体装置及其制造方法。
发明内容
本发明是为达成上述目的而进行的，本发明的双极型半导体装置，其具有在半导体结晶基板的一面形成的由第1导电型低阻抗层构成的集电区、设置在所述集电区上的第1导电型的第1高阻抗区、设置在所述第1导电型的第1高阻抗区上的第2导电型的低阻抗基区、在所述半导体结晶板的另一面形成的第1导电型低阻抗的发射区、在所述发射区与所述基区之间设置为与所述发射区相接触的第1导电型第2高阻抗区、设置在所述发射区与基区之间的第2高阻抗区周围并与其相邻接的第1导电型的高阻抗复合抑制区、以及与所述复合抑制区接邻设置并与所述基区接合的第2导电型的低阻抗基极接触区，其中，所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别在1×1017cm-3以下。
基于上述结构，双极型半导体装置中发射区和基区之间配置的第1导电型的第2高阻抗区及复合抑制区的杂质浓度被设定为适当的值，因而可以实现较高的电流放大率。另外，由于杂质浓度被设定为适当的值，与杂质浓度较高的情况相比，可以通过更简单的制造流程制造高成品率的双极型半导体装置。
另外，本发明所涉及的双极型半导体装置，当所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为3×1016cm-3以上1×1017cm-3以下的结构时，所述复合抑制区的厚度最好为0.1μm以下。这时，所述第1导电型的第2高阻抗区的厚度最好为0.6μm以下。这样的双极型半导体装置，可以通过简单的制造流程进行制造。
另外，本发明所涉及的双极型半导体装置，当所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为5×1015cm-3以上3×1016cm-3以下的结构时，所述复合抑制区的厚度最好为0.2μm以下。这时，所述第1导电型的第2高阻抗区的厚度最好为0.6μm以下。这样的双极型半导体装置，可以通过简单的制造流程进行制造。
另外，本发明所涉及的双极型半导体装置，当所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为5×1015cm-3以下的结构时，所述复合抑制区的厚度最好为0.4μm以下。这时，所述第1导电型的第2高阻抗区的厚度最好为0.4μm以下。这样的双极型半导体装置，可以通过简单的制造流程进行制造。
另外，为达到上述目的，本发明所涉及的双极型半导体装置的制造方法包括：在第1导电型的低阻抗半导体基板上形成第1导电型的第1高阻抗层的第1高阻抗层形成工程、形成第2导电型的低阻抗基区的基区形成工程、形成杂质浓度在1×1017cm-3以下的第1导电型的第2高阻抗层的第2高阻抗层形成工程、形成第1导电型的低阻抗层的低阻抗层形成工程、对所述第1导电型的低阻抗层与所述第1导电型的第2高阻抗层的一部分进行部分蚀刻形成发射区、同时通过蚀刻在所述发射区周围使所述第2高阻抗层的表面作为复合抑制区露出的发射区形成工程、形成与所述复合抑制区接邻并与所述基区接合的低阻抗的基极接触区的基极接触区形成工程、形成基极、发射极以及集电极的电极形成工程、在所述基极和所述发射极侧形成上层电极的上层电极形成工程。
基于上述工序，双极型半导体装置的制造方法在第2高阻抗层形成工程中，形成杂质浓度适当的第1导电型的第2高阻抗层，并在发射区形成工程中，通过在第1导电型的第2高阻抗层上形成发射区的蚀刻法，可以同时形成复合抑制区。另外，复合抑制区的杂质浓度为1×1017cm-3以下，即使在一定程度上增加复合抑制区的厚度，也可以获得抑制电子与空穴的复合的效果。因此，在形成发射区时，蚀刻深度的容许范围可以采用较大的范围。因而，可以通过简单的制造流程进行双极型半导体装置的制造。
通过本发明的双极型半导体装置，在基极接触区与发射区之间的半导体结晶的表面附近设置有第1导电型的复合抑制区，由于该复合抑制区的杂质浓度被充分降低，所以在制造上可以确保足够的厚度，且可以提高电流放大率。
另外，通过本发明的双极型半导体装置的制造方法，在形成复合抑制区时，为了在复合抑制区抑制电子与空穴的复合，在将杂质浓度充分降低的同时，使其具有足够的厚度，因而在形成发射区时蚀刻深度的容许范围可以采用比较大的范围。因此，可以在确保较高的成品率的前提下，通过简单的制造流程制造双极型半导体装置。
附图说明
图1是表示本发明的实施方式所涉及的双极晶体管的一部分的断面图；
图2是表示本发明的实施方式所涉及的双极晶体管的一部分的透视平面图；
图3是表示本发明的实施方式所涉及的双极晶体管的动作的示意图；
图4是表示制造本发明的实施方式所涉及的双极晶体管的流程的流程图；
图5是表示在制造本发明的实施方式所涉及的双极晶体管的各工序中半导体结晶基板的断面图；
图6是表示在制造本发明的实施方式所涉及的双极晶体管的各工序中半导体结晶基板的断面图；
图7是表示在将第2高阻抗层的杂质浓度与厚度大范围改变后制造的双极晶体管，其第2高阻抗层的杂质浓度及第2高阻抗区的厚度与电流放大率的关系的图表；
图8是表示另行制造的双极晶体管的第2高阻抗层的杂质浓度及复合抑制区的厚度与电流放大率的关系的图表；
图9是表示在将第2高阻抗层的杂质浓度与厚度大范围改变后制造的双极晶体管，其第2高阻抗层的杂质浓度与复合抑制区的厚度的关系的图表；
图10是表示在将第2高阻抗层的杂质浓度与厚度大范围改变后制造的双极晶体管，其第2高阻抗层的杂质浓度与第2高阻抗区的厚度的关系的图表；
图11是表示以往的双极晶体管的断面模式图；
图12是表示以往的双极晶体管的动作的示意图。
具体实施方式
下面参照附图，对本发明的双极型半导体装置的具体实施方式进行详细说明。
双极晶体管的构成
下面通过双极型半导体装置的一个实例，对本发明的实施方式所涉及的双极晶体管进行说明。图1及图2所示的双极晶体管10具有由碳化硅(SiC)构成的半导体结晶板9，该半导体结晶板9上设有5个发射极20。另外，图1所示的是将图2的A-A线断面放大的结构图。
如图1所示，双极晶体管10具有由n型(第1导电型)的低阻抗层(n+)构成的集电区11、n型的第1高阻抗(n-)区12、p型(第2导电型)的基区13、n型的低阻抗(n+)的发射区14、n型的第2高阻抗区15、n型的高阻抗的复合抑制区17以及低阻抗的基极接触区16共同构成半导体结晶板，同时还具有由CVD氧化膜及CVD氮化膜等的薄膜构成的复合抑制膜18、集电极19、发射极20以及基极21。
在半导体结晶板9中，各区域按如下方式积层。集电区11形成在半导体结晶板9的一面。n型的第1高阻抗(n-)区12设置在集电区11上。p型的基区13设置在n型的第1高阻抗区12上。n型的低阻抗(n+)的发射区14形成在半导体结晶基板9的另一面。n型的第2高阻抗区15设置在发射区14与基区13之间并与发射区14相接。n型高阻抗的复合抑制区17配置在发射区14与基区13之间并与第2高阻抗区15接邻设置在其周围。低阻抗的基极接触区16与复合抑制区17接邻设置并与基区13相接合。
复合抑制膜18设置在基极接触区16与发射区14之间的SiC结晶的表面上。集电极19与集电区11相接合。发射极20与发射区14相接合。基极21与基极接触区16相接合。如图2所示，发射极20与基极21的上部设有上层电极22(在图1中已省略)。
另外，在该双极晶体管10中，n型的第2高阻抗区15及n型的高阻抗复合抑制区17的杂质浓度分别被设定为1×1017cm-3以下的低浓度。即，在发射极-基极间抑制复合的层，无论是在设置在发射区14下方的n型的第2高阻抗区15还是在设置在其周围外侧区域的n型高阻抗的复合抑制区17，均设定了相等的杂质浓度。这样，各区域则是相同的浓度范围，且各区域的杂质浓度均为1×1017cm-3以下的低浓度。因此，基极-发射极间即使在正向偏压状态下，n型高阻抗的复合抑制区17也可以耗尽。另外，在本实施方式中，杂质浓度大于1×1017cm-3时则称为高浓度。
另外，在双极晶体管10中，半导体结晶基板9上的n型的第1高阻抗区12、n型的第2高阻抗区15以及n型的高阻抗复合抑制区17均为n型的高阻抗的区域，以下将这些区域仅标记为第1高阻抗区12、第2高阻抗区15和复合抑制区17。再者，如果提高杂质浓度则电阻等则会变小，因此，在本实施方式中作为一个实例，高阻抗区(电阻率较高的区域)是指杂质浓度在1×1017cm-3以下的低浓度区域，低阻抗区是指杂质浓度高于1×1017cm-3的高浓度区域。
下面参照图3，对本实施方式的双极晶体管10的动作进行说明。在图3中，对于与图1所示的构成要素相同的构成要素则标记相同的符号。另外，在图3中，省略了与动作说明没有直接关系的复合抑制膜18。
主电流是从发射区14流向集电区11的电子电流(如箭头23、24所示)，其ON/OFF是通过基极21附加的信号进行控制。这时，电流的流向是从集电区11流向发射区14。基极21与发射极20之间的电压在0V以下时，为OFF状态，基极21与发射极20之间被外加了电压后，则转为ON状态。在ON状态下，基极21与发射极20之间形成的pn结为正向偏压，空穴电流26从基区13流向发射区14。
在图12所示的以往的结构中，在ON状态下，在基区103的表面存在多个复合能级的部分、即在基极接触区105与发射区104之间，基区103中的空穴112与从发射区104注入的电子113共存。因此，电子与空穴的复合(如箭头115、116所示)变得积极，对器件的动作无用的基极电流流动，从而造成电流放大率下降。但是，在本发明的实施方式的结构中，如图1和图3所示，由于在基极接触区16与发射区14之间设置了杂质浓度较低的复合抑制区17，使基区13的空穴与从发射区14注入的电子远离基区13的表面(如图3中符号25的x所示)，从而抑制了空穴与电子的复合。基结果就是复合的空穴减少，电流放大率增加。从而可以提高器件的性能。
虽然专利文献2中记载的技术也可以期望获得同样的效果，但专利文献2记载的技术中，复合抑制半导体区的杂质浓度(施主浓度)为3×1017cm-3，与本发明的实施方式中的双极晶体管10的复合抑制区17的杂质浓度(1×1017cm-3以下)相比，其杂质浓度非常大。在这种情况下，必须使复合抑制半导体区的厚度极其薄(专利文献2记载的技术中为50nm)，否则就无法抑制电子与空穴的复合。在通过干腐蚀形成发射极的工序中，蚀刻深度为1μm左右，因此要获得50nm水准的深度精度是极为困难的。
另一方面，在本发明的实施方式中的双极晶体管10中，复合抑制区17的杂质浓度为1×1017cm-3以下，即使将复合抑制区17的厚度达到100nm(＝0.1μm)左右，也可以获得抑制电子与空穴的复合的效果。这是因为通过将杂质浓度降低，复合抑制区17变得更容易耗尽，所以即使厚度在一定程度上增大，也可以使复合抑制区17整体耗尽。
另外，在本实施方式中，为使复合抑制区17在器件的整个动作区域耗尽，对复合抑制区17的杂质浓度的值及厚度进行了设定。在双极晶体管中，复合抑制区17耗尽层难以扩展的状态是指，在电子与空穴的复合是最大问题的基极-发射极间为正向偏压，器件为ON的状态。在该状态下，空穴从基极流向发射极，电子从发射极流向集电极，因此基极-发射极间的半导体表面的电子与空穴很容易发生复合。而且，在ON状态下，需要有更高的电流放大率。随之，当在双极晶体管10的ON状态下电子与空穴的复合成为问题时，即使基极-发射极间为正向偏压的状态，作为可以确保充分的耗尽层扩展的条件，对复合抑制区17的杂质浓度的值进行了设定。这是与专利文献2、专利文献3所记载的技术的较大不同。因此，双极晶体管10可以在较大的动作范围内获得较高的电流放大率。
下面通过图1，对本发明的实施方式中的双极晶体管10的结构进行说明。半导体结晶基板使用的是从(0001)面倾斜8度的低阻抗n型4H-SiC基板，在本晶体管中，该基板为集电区11。
基板(集电区11)上的n型第1高阻抗区12，是对发射极20和集电集19添加的高电压阻止层，在本实施方式中，为阻止600V以上的电压，设定其厚度为约10μm、杂质浓度为5×1015～1×1016cm-3。
在发射极20和集电极19之间附加有高电压时，需要决定n型的第1高阻抗区12上的p型基区13的厚度及杂质浓度，从而避免其出现耗尽。例如，可以是厚度为0.1～1.0μm、杂质浓度为1×1017～1×1018cm-3左右。
在基区13上，设置有厚度为0.5～2.0μm、杂质浓度为1～5×1019cm-3的低阻抗的n型发射区14，该n型发射区14与基区13之间夹有厚度为0.1～0.6μm、杂质浓度为1×1017cm-3以下的n型第2高阻抗区15。
发射区14是图2所示的接合发射极20的区域，其与各发射极20对向设置，分离成多个细长的形状。在该分离区域中，设有基极21。一个发射区14的尺寸，是图1中LE所示的宽度为10～数10μm、图2中LL所示的长度为100～数1000μm左右。包含基极21和发射极20的单位器件的周期(如图1中Lu所示)为20～数10μm。
双极晶体管的制造方法
下面参照图4、图5以及图6(适当参照图1及图2)，对本发明的实施方式中双极晶体管10的制造方法进行说明。如图4所示，双极晶体管的制造方法包括第1高阻抗层形成工程(步骤S11)、基区形成工程(步骤S12)、第2高阻抗层形成工程(步骤S13)、低阻抗层形成工程(步骤S14)、发射区形成工程(步骤S15)、基极接触区形成工程(步骤S16)、复合抑制膜形成工程(步骤S17)、电极形成工程(步骤S18)以及上层电极形成工程(步骤S19)。
第1高阻抗层形成工程(步骤S11)是在n型(第1导电型)的低阻抗半导体基板(SiC高浓度n型基板30)上形成n型的第1高阻抗层31的工程。在该工程中，例如，如图5(a)所示，通过外延生长法，在SiC高浓度n型基板30上，使将厚度为10μm、杂质浓度为1×1016cm-3的氮作为杂质添加的SiC层作为n型的第1高阻抗层31进行外延生长。
基区形成工程(步骤S12)是形成p型(第2导电型)的低阻抗的基区32的工程。在该工程中，例如，通过外延成长法，将铝作为杂质，以1×1017～1×1018cm-3的浓度，将0.1～1.0μm的SiC层作为基区32进行外延生长。
第2高阻抗层形成工程(步骤S13)是形成n型的第2高阻抗层33的工程。在该工程中，例如，使将厚度为0.1～0.6μm、杂质浓度为1.0×1017cm-3以下的氮作为杂质添加的、由SiC构成的n型第2高阻抗层33进行外延生长。
低阻抗层形成工程(步骤S14)是形成n型的低阻抗层34的工程。在该工程中，例如，在由Si C构成的n型的第2高阻抗层33上，使将厚度为0.5～2.0μm、杂质浓度为1～5×1019cm-3的氮作为杂质添加的、由SiC构成的n型的低阻抗层34进行外延生长。
发射区形成工程(步骤S15)是对n型低阻抗层34和n型的第2高阻抗层33的一部分进行部分蚀刻形成发射区35的同时，通过蚀刻在发射区35的周围使n型的第2高阻抗层33的表面作为复合抑制区37露出的工程。在这里，发射区35是通过蚀刻残留的n型的低阻抗层34的一部分。另外，与发射区35的下部相接的通过蚀刻残留的n型高阻抗层33，变为第2高阻抗区38。
如图5(b)所示，在该工程中，为将发射区分离，对n型的低阻抗层34和n型的第2高阻抗层33的一部分进行了蚀刻。例如，蚀刻掩膜(etching mask)36使用CVD(化学气相堆积法)硅氧化膜，在通过光刻(photolithography)工程形成抗蚀图形(Resist pattern)后，将CVD硅氧化膜通过RIE(反应性离子蚀刻)等进行蚀刻，再将CVD硅氧化膜作为掩膜对SiC进行蚀刻。在对SiC的蚀刻中，可利用使用了SF6等的RIE等。
蚀刻的深度大概是n型的低阻抗层34的厚度与n型的第2高阻抗层33的1/2的厚度的总和。例如，n型的低阻抗层34的厚度为1.0μm、n型的第2高阻抗层33的厚度为0.2μm时，蚀刻的深度则为1.1μm。在本实施方式中，因n型的第2高阻抗层33的浓度与厚度的设计，发射区形成工程(步骤S15)的蚀刻终端面可以是n型的第2高阻抗层33中的任何部分，因此，当蚀刻深度为1.1μm时，蚀刻深度的偏差容许范围为1.0～1.2μm，即允许±10％的蚀刻误差。N型的第2高阻抗层33的厚度为0.2μm时，第2高阻抗区38的厚度也为0.2μm。另外，在这种情况时，复合抑制区37的厚度的目标值为0.1μm，厚度的偏差容许范围为约0～0.2μm。
基极接触区形成工程(步骤S16)是形成与复合抑制区37相邻接、并与基区32相接合的低阻抗的基极接触区39的工程。如图5(c)所示，在该工程中，为形成与基区32相接合的基极接触区39，需对形成基极的部分进行选择离子注入。为降低金属电极与半导体的接触阻抗，该工程将半导体表面的杂质浓度设为高浓度。箭头40所示的作为用于离子注入的掩膜41的材料，可以使用CVD硅氧化膜。离子种类可使用铝。为获得0.2～0.4μm左右的离子注入深度，进行最大注入能量为300keV左右的多段注入。注入的量应使杂质浓度在约1×1018～1×1019cm-3的范围。离子注入后，通过蚀刻去除掩膜41。
接下来，如图5(d)所示，离子注入后，将注入离子在半导体中进行电活化的同时，进行活化热处理来消除离子注入时产生的结晶缺陷。在该热处理中，例如可以使用高频热处理炉等，在1700～1800℃左右的高温下进行约10分钟左右的热处理。气氛气体可使用氩气。
复合抑制膜形成工程(步骤S17)是在基极接触区39与发射区35之间的半导体结晶表面上形成复合抑制膜42的工程。在该工程中，首先，为了去除在离子注入与活化热处理的工程中形成的表面层，实施热氧化，进行将由其形成的氧化膜去除的牺牲氧化。氧化条件可以是例如在干氧中以1100℃氧化20小时等。去除氧化膜可以使用氟化氢。牺牲氧化后再进行热氧化，形成氧化膜。随后，为降低SiC-氧化界面的杂质状态，进行热处理(POA：Post Oxidation Anneal)。POA处理是在氢及氮化氧(NO、N2O)的气氛中，在800～1300℃左右的高温下进行。POA处理之后，即形成由CVD氧化膜及CVD氮化膜等的薄膜构成的复合抑制膜42(图6(a))。
电极形成工程(步骤S18)是形成基极、发射极以及集电极的工程。如图6(b)所示，在该工程中，在发射区35、基极接触区39和SiC高浓度n型基板30(集电区)上，分别形成与之接合的发射极43、基极44以及集电极45。发射极43、集电极45使用的金属，可以是例如镍或钛等，基极44使用的金属可以是例如钛铝(Ti·Al)合金。各电极可以通过蒸镀或喷镀等方法形成，图形的形成可以使用光刻工程、干腐蚀、湿腐蚀、剥离法(lift-offmethod)等。另外，在电极形成后，为了降低电极使用的金属、发射区35、基极接触区39以及形成集电区的SiC高浓度n型基板30各自的接触阻抗，需进行热处理。热处理的条件可以是例如在800～1000℃下处理10～30分钟左右。
上层电极形成工程(步骤S19)是在基极44和发射极43侧形成上层电极的工程。如图6(c)所示，在该工程中，形成用于将分离的发射极43作为一个电极取出的上层电极46。在形成CVD氧化膜等的层间膜47之后，通过光刻工程和蚀刻去除发射极43部分和基极44部分的CVD氧化膜等，使发射极43与基极44露出后，进行上层电极46的堆积。上层电极46的材料可以使用铝(图中所示的是发射极43部分露出的断面)。
这样，就可以制造出图1和图2所示的高性能的双极晶体管。试制的双极晶体管的具体实例
在图1所示的双极晶体管10中，对第2高阻抗工15及复合抑制区17的杂质浓度、第2高阻抗区15的厚度以及复合抑制区17的厚度进行了较大范围的改变，试制了多个双极晶体管10。试制的双极晶体管10的电流放大率的特性如图7所示。
图7中表的横轴所示的是第2高阻抗区及复合抑制区的杂质浓度(以下简称“第2高阻抗层的杂质浓度”)，纵轴所示的是电流放大率。在该实例中，分别试制了第2高阻抗区15的厚度为0.1μm(图7中以“○”标示)、0.2μm(图7中以“△”标示)、0.4μm(图7中以□标示)、0.6μm(图7中以◇标示)的双极晶体管。
在图7所示的图表中，共显示了20个样本。在这里，在电流放大率为50以上的17个样本中，为其中9个样本标记了符号201～209，并将它们作为实施例201～209，与复合抑制区17的厚度共同记录在表1中。关于电流放大率的值，最好是在50以上，或者是100以上等，越大越好。另外，电流放大率的值当然也要依存于双极晶体管的用途，但在实际应用中，最低标准也需要在35或以上。因此，在实施方式中，对电流放大率的值为50以上的实施例的性能判定为良。
【表1】
Figure BSA00000334527800161
Figure BSA00000334527800171
如图7的图表所示，第一，电流放大率因第2高阻抗层的杂质浓度而变大；第二，电流放大率因第2高阻抗区15的厚度而变大；第三，复合抑制区17的厚度也如下文所述，对电流放大率有着很大的影响。
第2高阻抗层的杂质浓度与电流放大率的关系
首先，对第2高阻抗层的杂质浓度与电流放大率的关系进行说明。如果第2高阻抗层的杂质浓度上升，则发射极的注入效率(＝(单位时间内从发射极向基极注入的电子数)÷(从基极向发射极注入的空穴数))也随之上升。因此，电流放大率得到提高。例如，实施例204与实施例203分别是将各区域的厚度作为相同条件，仅改变其杂质浓度后试制的。由此可以看出，杂质浓度较高的(实施例203)，其电流放大率也较高。
另一方面，第2高阻抗层的杂质浓度的提高，意味着复合抑制区17的杂质浓度也会提高。因此，在复合抑制区17上的SiC表面上的电子与空穴的复合变得活跃，成为使电流放大率下降的原因。例如，实施例207与实施例201分别是将各区域的厚度作为相同条件，仅改变其杂质浓度后试制的。由此可以看出，杂质浓度较高的(实施例201)，其电流放大率则较低。
这样，第2高阻抗层的杂质浓度无论是过高或是过低，都会给电流放大率造成负面影响。另外，如下文所述，第2高阻抗层的杂质浓度，与第2高阻抗区15的厚度及复合抑制区17的厚度均是相互关联的。
第2高阻抗层的杂质浓度与复合抑制区的厚度的关系
如图7所示的图表中，在从中央至右侧的范围，即在第2高阻抗层的杂质浓度比较高的区域，除获得较高的电流放大率以外，为降低复合抑制区17的厚度的控制也很重要。这是由于当复合抑制区17的杂质浓度(＝第2高阻抗层的杂质浓度)较高时，为了使复合抑制区17容易耗尽，所以需要复合抑制区17较薄。
复合抑制区的厚度与电流放大率的关系
在图7所示的图表中，电流放大率为50以上的样本中，第2高阻抗层的杂质浓度的最大值为1×1017cm-3(实施例201、实施例205)。因此，将第2高阻抗层的杂质浓度固定为1×1017cm-3，在这一条件下试制了双极晶体管(实施例1、实施例2)，以寻求复合抑制区17的厚度与电流放大率的关系。作为比较，将第2高阻抗层的杂质浓度固定为3×1017cm-3，在这一条件下试制了双极晶体管(比较例1、比较例2、比较例3)，以寻求复合抑制区17的厚度与电流放大率的关系。这时的各样本的测定结果，如表2及图8的图表所示。另外，关于第2高阻抗区15的厚度，可以适当设定在0.1～0.6μm的范围，这时的各样本中，均设定为0.2μm。
【表2】
图8的图表中横轴所示的是复合抑制区的厚度(nm)，纵轴所示的是电流放大率。在该实例中，分别试制了第2高阻抗层的杂质浓度为1×1017cm-3(图8中以△标示)、3×1017cm-3(图8中以○标示)的双极晶体管。在图8的图表中，共计显示有6个样本。
第2高阻抗层的杂质浓度为3×1017cm-3的样本，即为了进行比较而试制的样本中，当将复合抑制区17的厚度设定为第2高阻抗区15的厚度(200nm)的一半(100nm)时(比较例1)，电流放大率为9。而将复合抑制区17的厚度设定为50nm样本(比较例2)，其电流放大率为20。这是因为复合抑制区17的SiC表面的电子与空穴的复合没有被充分抑制所导致的。
另外，在比较例中，将复合抑制区17设定为更薄，至厚度为0nm的程度时，也可以试制出电流放大率较高的双极晶体管，但是要使复合抑制区17的膜厚达到期望值的控制则非常难，最终导致电流放大率不稳定的结果。即，随着复合抑制区17的厚度变薄，电流放大率则会出现如图8中符号301的曲线所示的变化或符号302的曲线所示的变化。具体情况是，将复合抑制区17的厚度设为约0nm后形成的2个样本中，一个(比较例4)的电流放大率为60，另一个(比较例3)的电流放大率为20。另外，形成为约0nm的厚度是指，厚度并不限于0nm，复合抑制区17仅存为层状或岛状。
另一方面，如本实施方式的双极晶体管10，当第2高阻抗层的杂质浓度为1×1017cm-3，将复合抑制区17的厚度设为第2高阻抗区15的厚度(200nm)的一半(100nm)时(实施例1)，电流放大率为54。另外，将复合抑制区17的厚度设为50nm的样本(实施例2)的电流放大率为60。根据实施例1及实施例2可知，将复合抑制区17的厚度设在100nm以下，可以获得稳定的电流放大率。
下面返回图7的图表及表1的说明。
在图7中的符号201所示的双极晶体管(实施例201)中，第2高阻抗层的杂质浓度为1×1017cm-3，第2高阻抗区15的厚度为0.1μm，复合抑制区17的厚度为控制在0.1μm以下。
另外，在图7中的符号202所示的双极晶体管(实施例202)中，第2高阻抗层的杂质浓度为3×1016cm-3，第2高阻抗区15的厚度为0.2μm，复合抑制区17的厚度控制在0.2μm以下。
再者，在图7中的符号203所示的双极晶体管(实施例203)中，第2高阻抗层的杂质浓度为5×1015cm-3，第2高阻抗区15的厚度为0.4μm，复合抑制区17的厚度控制在0.4μm以下。
在实施例201、实施例202、实施例203中，均可获得稳定且充分的电流放大率(参照表1)
实施例201、实施例202、实施例203的第2高阻抗层的杂质浓度范围不同，且复合抑制区的厚度范围也不相同。根据这些结果，将复合抑制区17的杂质浓度(＝第2高阻抗层的杂质浓度)与复合抑制区17的厚度的关系制成图表，如图9所示。图9的图表中，横轴所示的是第2高阻抗区及复合抑制区的杂质浓度(第2高阻抗层的杂质浓度)，纵轴所示的是复合抑制区的厚度。
在图9中，小的白色圆点表示实施例201～209的结果。图9中显示有符号401所示的矩形、符号402所示的矩形以及符号403所示的矩形。各矩形是将第2高阻抗层的杂质浓度的范围与复合抑制区17的厚度范围之间的适当关系，在形式上区分为3个部分。
矩形401的宽表示第2高阻抗层的杂质浓度在3×1016cm-3以上1×1017cm-3以下的范围，矩形401的高表示复合抑制区17的厚度在0.1μm以下的范围。
矩形402的宽表示第2高阻抗层的杂质浓度大于5×1015cm-3且在3×1016cm-3以下的范围，矩形402的高表示复合抑制区17的厚度在0.2μm以下的范围。
矩形403的宽表示第2高阻抗层的杂质浓度在1×1014cm-3以上5×1015cm-3以下的范围，矩形403的高表示复合抑制区17的厚度在0.4μm以下的范围。
根据矩形401、402、403，如果将第2高阻抗层的杂质浓度降低，则可以将复合抑制区17的厚度在某种程度上提高。
第2高阻抗层的杂质浓度与第2高阻抗区的厚度的关系
接下来，如图7所示的图表中，在从中央至右侧的范围，即在第2高阻抗层的杂质浓度比较低的区域，除获得较高的电流放大率外，为降低第2高阻抗区15的厚度的控制也很重要。其理由可以由图7的图表中得出。如图7所示，在第2高阻抗层的杂质浓度的整个区域，第2高阻抗区15的厚度越厚，电流放大率就越低。
特别是如图7的图表中最左侧的范围所示，在第2高阻抗层的杂质浓度极低的区域，如果第2高阻抗区15的厚度较厚，则无法获得充分的电流放大率。例如，设第2高阻抗层的杂质浓度为1×1015cm-3、第2高阻抗区15的厚度为0.6μm的试制样本，其电流放大率不足50。
在图7的符号204所示的双极晶体管(实施例204)中，第2高阻抗层的杂质浓度为1×1015cm-3，第2高阻抗区15的厚度为0.4μm，复合抑制区17的厚度被控制在0.4μm以下。这时，可以得到超过60的电流放大率。另外，如图7所示，当第2高阻抗区15的厚度在0.4μm的情况(图7中以“□”标示)时，第2高阻抗层的杂质浓度在1×1017cm-3以下的范围，任一样本的电流放大率几乎都没有变化。由此可知，当第2高阻抗层的杂质浓度在1×1017cm-3以下，且第2高阻抗区15的厚度在0.4μm以下时，即可获得充分的电流放大率。
不过，即使第2高阻抗区15的厚度大于0.4μm，也存在可以获得充分的电流放大率的情况。例如，如图7的符号205所示的双极晶体管(实施例205)，其第2高阻抗层的杂质浓度为1×1017cm-3、第2高阻抗区15的厚度为0.6μm、复合抑制区17的厚度被控制在0.1μm以下。这时，电流放大率为60。另外，如图7的符号206所示的双极晶体管(实施例206)，其第2高阻抗层的杂质浓度为5×1015cm-3、第2高阻抗区15的厚度为0.6μm、复合抑制区17的厚度被控制在0.4μm以下。这时的电流放大率也为60。
实施例204与实施例205及206的第2高阻抗层的杂质浓度的范围不同，且第2高阻抗区15的厚度范围也不相同。根据这一结果，将第2高阻抗区15的杂质浓度(＝第2高阻抗层的杂质浓度)与第2高阻抗区15的厚度的关系制作成图表，如图10所示。图10中图表的横轴所示的是第2高阻抗区及复合抑制区的杂质浓度(第2高阻抗层的杂质浓度)，纵轴所示的是第2高阻抗区的厚度。
在图10中，小的白色圆点所示的是实施例201～209的结果。图10中显示有符号501所示的矩形和符号502所示的矩形。各矩形是将第2高阻抗层的杂质浓度的范围与第2高阻抗区15的厚度范围之间的适当关系，在形式上区分为2个部分。
矩形501的宽表示第2高阻抗层的杂质浓度在5×1015cm-3以上1×1017cm-3以下的范围，矩形501的高表示第2高阻抗区15的厚度在0.6μm以下的范围。
矩形502的宽表示第2高阻抗层的杂质浓度在1×1014cm-3以上5×1015cm-3以下的范围，矩形502的高表示第2高阻抗区15的厚度在0.4μm以下的范围。
其中，矩形501在宽度方向上还可分割为2部分。分割后的一部分，表示第2高阻抗层的杂质浓度在3×1016cm-3以上1×1017cm-3以下的范围。在该杂质浓度范围，且复合抑制区17的厚度在0.1μm以下的范围(即图9的矩形401)中，包括实施例205。另外，分割后的另一部分，表示第2高阻抗层的杂质浓度在大于5×1015cm-3、3×1016cm-3以下的范围。在该杂质浓度范围，且复合抑制区17的厚度在0.2μm以下的范围(即图9的矩形402)中，第2高阻抗区15的厚度即使为0.6μm也可以。
如以上说明所述，本实施方式的双极晶体管10的结构，是其第2高阻抗层(第2高阻抗区15及复合抑制区17)的杂质浓度在1×1017cm-3以下，所以在制造上可以充分确保复合抑制区17的厚度。因此，可以通过简单的流程，在确保较高的成品率的情况下，生产具有较高电流放大率的双极型半导体装置。
以上对本发明的双极型半导体装置的理想实施方式进行了说明，但本发明并不以此实施方式为限。例如，在本实施方式中，仅以双极晶体管为例进行了说明，但本发明也可以应用于其它的双极半导体装置。另外，关于各层的厚度及离子注入能量等，所述的具体数值仅为一个实例，在实现本发明的范围内还可进行适当变更。

Claims (8)

1.一种双极型半导体装置，其特征在于，具有：
在半导体结晶基板的一面形成的由第1导电型低阻抗层构成的集电区；
设置在所述集电区上的第1导电型的第1高阻抗区；
设置在所述第1导电型的第1高阻抗区上的第2导电型的低阻抗基区；
在所述半导体结晶板的另一面形成的第1导电型低阻抗的发射区；
在所述发射区与所述基区之间设置为与所述发射区相接触的第1导电型第2高阻抗区；
设置在所述发射区与基区之间的第2高阻抗区周围并与其相邻接的第1导电型的高阻抗复合抑制区；
以及与所述复合抑制区接邻设置并与所述基区接合的第2导电型的低阻抗基极接触区，
其中，所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别在1×1017cm-3以下。
2.根据权利要求1所述的双极型半导体装置，其特征在于：
其中，所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为3×1016cm-3以上，且，
所述复合抑制区的厚度为0.1μm以下。
3.根据权利要求1所述的双极型半导体装置，其特征在于：
其中，所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为5×1015cm-3以上3×1016cm-3以下，且，
所述复合抑制区的厚度为0.2μm以下。
4.根据权利要求1所述的双极型半导体装置，其特征在于：
其中，所述第1导电型的第2高阻抗区及所述复合抑制区的杂质浓度分别为5×1015m-3以下，且，
所述复合抑制区的厚度为0.4μm以下。
5.根据权利要求2所述的双极型半导体装置，其特征在于：
所述第1导电型的第2高阻抗区的厚度为0.6μm以下。
6.根据权利要求3所述的双极型半导体装置，其特征在于：
所述第1导电型的第2高阻抗区的厚度为0.6μm以下。
7.根据权利要求4所述的双极型半导体装置，其特征在于：
所述第1导电型的第2高阻抗区的厚度为0.4μm以下。
8.一种双极型半导体装置的制造方法，其特征在于，具有：
在第1导电型的低阻抗半导体基板上形成第1导电型的第1高阻抗层的第1高阻抗层形成工程；
形成第2导电型的低阻抗基区的基区形成工程；
形成杂质浓度在1×1017cm-3以下的第1导电型的第2高阻抗层的第2高阻抗层形成工程；
形成第1导电型的低阻抗层的低阻抗层形成工程；
对所述第1导电型的低阻抗层与所述第1导电型的第2高阻抗层的一部分进行部分蚀刻形成发射区、同时通过蚀刻在所述发射区周围使所述第2高阻抗层的表面作为复合抑制区露出的发射区形成工程；
形成与所述复合抑制区接邻并与所述基区接合的低阻抗的基极接触区的基极接触区形成工程；
形成基极、发射极以及集电极的电极形成工程；
在所述基极和所述发射极侧形成上层电极的上层电极形成工程。
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