CN102087963A - 多晶硅层的蚀刻方法 - Google Patents

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Abstract

本发明涉及一种多晶硅层的蚀刻方法，包括：蚀刻第一层多晶硅；淀积第一侧墙；蚀刻第一侧墙；生长低压栅氧化层；淀积第二层多晶硅；淀积硅化钨层；蚀刻硅化钨层和第二层多晶硅；淀积第二侧墙；蚀刻第二侧墙。本发明采用单独对第一层多晶硅淀积侧墙的工艺，解决了蚀刻第二层和之后层次的多晶硅后，在第一层多晶硅侧壁产生残留缺陷的问题，同时很好的保证了第一层多晶硅的栅极形貌。

Description

多晶硅层的蚀刻方法
【技术领域】
本发明涉及半导体工业中的蚀刻(Etching)工艺，尤其涉及一种多晶硅层的蚀刻方法。
【背景技术】
半导体器件的栅极材料一般选用多晶硅(Poly silicon)。为了获得良好的器件电性能，对多晶硅栅的形貌有较高的要求。在一些工艺中，比如BCD(BipolarCMOS DMOS，一种在同一块芯片上制造Bipolar、CMOS、DMOS器件的工艺)，需要一层多晶硅作为高压MOS的栅极，另一层多晶硅作为低压MOS的栅极，因此需要淀积多层多晶硅。在制造低压MOS的栅极时，通常在多晶硅上淀积一层金属硅化物，例如硅化钨(WSI)以获得较低的电阻。
然而，在蚀刻第二层或之后层次的多晶硅时，因为硅化钨和多晶硅蚀刻的选择比较低，会由于各向异性蚀刻，导致硅化钨在前一层次的多晶硅侧壁边缘形成针状残留，如图7中箭头所指。传统技术解决此问题的办法是将第一层多晶硅侧壁做倾斜，形成梯形结构。但这样的多晶硅形貌会影响栅极的电特性，还会改变栅极的关键尺寸(Critical Dimension，CD)，增加了工艺的复杂度。
【发明内容】
鉴于此，有必要提供一种解决多晶硅侧壁边缘残留的多晶硅层的蚀刻方法。
一种多晶硅层的蚀刻方法，包括：蚀刻第一层多晶硅；淀积第一侧墙；蚀刻第一侧墙；生长栅氧化层；淀积第二层多晶硅；淀积硅化钨层；蚀刻硅化钨层和第二层多晶硅；淀积第二侧墙；蚀刻第二侧墙。
优选的，所述淀积第一侧墙是采用低压化学气相淀积工艺。
优选的，所述第一侧墙是上下两层的结构。
优选的，所述第一侧墙的下层成分是四乙基氧化硅，上层成分是氮化硅。
优选的，所述下层厚度是200～所述上层厚度是1000～
优选的，所述下层厚度是
Figure G2009101886165D00013
所述上层厚度是
Figure G2009101886165D00014
优选的，所述第二层多晶硅的厚度是1300～
Figure G2009101886165D00015
优选的，所述第二层多晶硅的厚度是
Figure G2009101886165D00021
优选的，所述硅化钨层的厚度是1000～
优选的，所述硅化钨层的厚度是
Figure G2009101886165D00023
上述多晶硅层的蚀刻方法采用单独对第一层多晶硅淀积侧墙的工艺，解决了蚀刻第二层和之后层次的多晶硅后，在第一层多晶硅侧壁产生残留缺陷的问题，同时很好的保证了第一层多晶硅的栅极形貌。
【附图说明】
图1是多晶硅层的蚀刻方法工艺流程图。
图2～6为采用多晶硅层的蚀刻方法的结构示意图，其中
图2为淀积第一侧墙步骤完成后的结构示意图；
图3为蚀刻第一侧墙步骤完成后的结构示意图；
图4为淀积硅化钨步骤完成后的结构示意图；
图5为蚀刻硅化钨和第二层多晶硅步骤完成后的结构示意图；
图6为蚀刻第二侧墙步骤完成后的结构示意图。
图7为采用传统工艺蚀刻多晶硅在电子显微镜下的照片。
图中标号：202为第一层多晶硅，204为第二层多晶硅，206为硅化钨，208为第一四乙基氧化硅层，210为第二氮化硅层。
【具体实施方式】
图1为多晶硅层的蚀刻方法工艺流程图。图2～6为采用多晶硅层的蚀刻方法的结构示意图。多晶硅层的蚀刻方法包括如下步骤：
蚀刻第一层多晶硅。用等离子蚀刻或反应离子蚀刻第一层多晶硅。
淀积第一侧墙。图2是淀积第一侧墙步骤完成后的示意图。第一侧墙是上下两层的结构，下层成分是四乙基氧化硅，上层成分是氮化硅。首先淀积第一四乙基氧化硅层208，厚度为200～
Figure G2009101886165D00024
优选为
Figure G2009101886165D00025
然后淀积第一氮化硅层210，厚度为1000～优选为
Figure G2009101886165D00027
在优选的实施方式中，该步骤的淀积均采用低压化学气相淀积(LPCVD)
蚀刻第一侧墙。图3是该步骤完成后的示意图，可以看到第一层多晶硅202的栅极垂直侧壁已经被第一侧墙保护起来了。
生长栅氧化层。用热氧化法生长第二层多晶硅204的氧化层。在优选的实施方式中，第二层多晶硅204是作为低压MOS的栅极，因此该氧化层是低压栅氧化层。
淀积第二层多晶硅。可以采用原子层淀积(ALD)、化学气相淀积(CVD)、物理气相淀积(PVD)、等离子增强型化学气相淀积(PECVD)等工艺。为了获得较好的电学性能，可以掺杂至少一种金属杂质(例如钛、钽、钨等)。在优选的实施方式中，采用低压化学气相淀积。第二层多晶硅204的厚度为1300～
Figure G2009101886165D00031
优选为
淀积硅化钨。在第二层多晶硅204上淀积一层硅化钨206，厚度为1000～
Figure G2009101886165D00034
Figure G2009101886165D00035
优选为
Figure G2009101886165D00036
淀积该厚度的硅化钨能够将栅极互连电阻降低到一个合适的范围。图4为淀积硅化钨步骤完成后的结构示意图。
蚀刻硅化钨和第二层多晶硅。该步骤是在同一工艺条件下，采用干法蚀刻一步完成的。图5为蚀刻硅化钨和第二层多晶硅步骤完成后的结构示意图
淀积第二侧墙。首先淀积第二四乙基氧化硅层212，厚度为200～
Figure G2009101886165D00037
优选为
Figure G2009101886165D00038
然后淀积第二氮化硅层214，厚度为1000～
Figure G2009101886165D00039
优选为
Figure G2009101886165D000310
在优选的实施方式中，该步骤的淀积均采用低压化学气相淀积。
蚀刻第二侧墙。图6为蚀刻第二侧墙步骤完成后的结构示意图。
上述多晶硅层的蚀刻方法不仅适用于双层多晶硅的结构，也适用于两层以上的多层多晶硅结构。在对第二层以后的多晶硅进行蚀刻时，只需要按传统工艺进行即可。
上述多晶硅层的蚀刻方法采用单独对第一层多晶硅淀积侧墙的工艺，解决了蚀刻第二层和之后层次的多晶硅后，在第一层多晶硅侧壁产生残留缺陷的问题，同时很好的保证了第一层多晶硅的栅极形貌。
以上所述实施例仅表达了本发明的实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种多晶硅层的蚀刻方法，包括：
蚀刻第一层多晶硅；
淀积第一侧墙；
蚀刻第一侧墙；
生长栅氧化层；
淀积第二层多晶硅；
淀积硅化钨层；
蚀刻硅化钨层和第二层多晶硅；
淀积第二侧墙；
蚀刻第二侧墙。
2.根据权利要求1所述的多晶硅层的蚀刻方法，其特征在于：所述淀积第一侧墙采用低压化学气相淀积工艺。
3.根据权利要求1所述的多晶硅层的蚀刻方法，其特征在于：所述第一侧墙是上下两层的结构。
4.根据权利要求3所述的多晶硅层的蚀刻方法，其特征在于：所述第一侧墙的下层成分是四乙基氧化硅，上层成分是氮化硅。
5.根据权利要求4所述的多晶硅层的蚀刻方法，其特征在于：所述下层厚度是
Figure F2009101886165C00011
所述上层厚度是
Figure F2009101886165C00012
6.根据权利要求5所述的多晶硅层的蚀刻方法，其特征在于：所述下层厚度是
Figure F2009101886165C00013
所述上层厚度是
7.根据权利要求1所述的多晶硅层的蚀刻方法，其特征在于：所述第二层多晶硅的厚度是
8.根据权利要求7所述的多晶硅层的蚀刻方法，其特征在于：所述第二层多晶硅的厚度是
9.根据权利要求1所述的多晶硅层的蚀刻方法，其特征在于：所述硅化钨层的厚度是
Figure F2009101886165C00017
10.根据权利要求9所述的多晶硅层的蚀刻方法，其特征在于：所述硅化钨层的厚度是
Figure F2009101886165C00018
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048127A1 (en) * 2000-05-31 2001-12-06 Dong Cha Deok Method of manufacturing storage electrode in semiconductor device
CN1423320A (zh) * 2001-12-04 2003-06-11 中国科学院微电子中心 非平面结构的非挥发性存储器单元及制作方法
KR20060071941A (ko) * 2004-12-22 2006-06-27 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
CN101127299A (zh) * 2006-08-18 2008-02-20 海力士半导体有限公司 包含表面清洁步骤的制造半导体装置的方法
CN101399205A (zh) * 2007-09-28 2009-04-01 力晶半导体股份有限公司 制作快闪存储器的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0171733B1 (ko) * 1995-08-28 1999-03-30 김주용 반도체 소자의 콘택홀 형성 방법
KR100255512B1 (ko) * 1996-06-29 2000-05-01 김영환 플래쉬 메모리 소자 제조방법
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
CN1188991A (zh) * 1997-01-20 1998-07-29 日本电气株式会社 半导体器件及其制造方法
KR100286100B1 (ko) * 1998-06-05 2001-05-02 윤종용 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048127A1 (en) * 2000-05-31 2001-12-06 Dong Cha Deok Method of manufacturing storage electrode in semiconductor device
CN1423320A (zh) * 2001-12-04 2003-06-11 中国科学院微电子中心 非平面结构的非挥发性存储器单元及制作方法
KR20060071941A (ko) * 2004-12-22 2006-06-27 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
CN101127299A (zh) * 2006-08-18 2008-02-20 海力士半导体有限公司 包含表面清洁步骤的制造半导体装置的方法
CN101399205A (zh) * 2007-09-28 2009-04-01 力晶半导体股份有限公司 制作快闪存储器的方法

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